CN108933122B - 半导体封装装置及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体封装装置。所述半导体封装装置包含衬底、波导组件、封装体、第一介电层、天线图案以及天线馈电层。所述波导组件位于所述衬底上。所述封装体位于所述衬底上且囊封所述波导组件。所述第一介电层位于所述封装体上且具有第一表面及邻近于所述封装体且与所述第一表面相对的第二表面。所述天线图案位于所述第一介电层的所述第一表面上。所述天线馈电层位于所述第一介电层的所述第二表面上。

Description

半导体封装装置及其制造方法
技术领域
本公开涉及一种半导体封装装置及一种制造其的方法，且更具体地说，涉及一种包含图案的半导体封装装置以及一种制造其的方法。
背景技术
例如蜂窝电话等无线通信装置通常包含用于发射及接收射频(RF)信号的天线。类似地，无线通信装置包含各自安置在电路板的不同部分上的天线及通信模块。根据类似的方法，单独地制造天线及通信模块，并在将天线及通信模块放置在电路板上之后将其电连接到一起。因此，两组件可能带来单独的制造成本。此外，可能难以缩减无线通信装置的大小以达成合适紧凑型产品设计。另外，天线与通信模块之间的RF信号发射路径可能较长，由此降低在天线与通信模块之间发射的信号的质量。
发明内容
根据本公开的一些实施例，一种半导体封装装置包含衬底、波导组件、封装体、介电层、天线图案以及天线馈电层。波导组件位于衬底上且包含耦合元件。封装体位于衬底上且囊封波导组件。介电层位于封装体上且具有第一表面及邻近于封装体且与第一表面相对的第二表面。天线图案位于介电层的第一表面上。天线馈电层位于介电层的第二表面上。
根据本公开的一些实施例，波导组件包含第一介电块、第一导电触点、耦合元件以及金属板。第一介电块具有顶部表面、与顶部表面相对的底部表面以及在顶部表面与底部表面之间延伸的侧表面。第一导电触点位于第一介电块的底部表面上。耦合元件位于第一介电块的顶部表面上且与第一导电触点相对。金属板环绕第一介电块的侧表面。
附图说明
图1A说明根据本公开的一些实施例的半导体封装装置的横截面视图。
图1B说明根据本公开的一些实施例的波导组件的横截面视图。
图1C说明根据本公开的一些实施例的波导组件的俯视图。
图1D说明根据本公开的一些实施例的波导组件的横截面视图。
图2说明根据本公开的一些实施例的半导体封装装置的横截面视图。
图3说明根据本公开的一些实施例的半导体封装装置的横截面视图。
图4说明根据本公开的一些实施例的半导体封装装置的横截面视图。
图5A、图5B、图5C以及图5D说明根据本公开的一些实施例的半导体制造方法。
图6A及图6B说明根据本公开的一些实施例的半导体制造方法。
图7A及图7B说明根据本公开的一些实施例的半导体制造方法。
贯穿图式及详细描述使用共同参考数字来指示相同或相似组件。根据以下结合附图作出的详细描述，本公开将会更清楚。
具体实施方式
图1A说明根据本公开的一些实施例的半导体封装装置1的横截面视图。半导体封装装置1包含衬底10、波导组件11、封装体12、电子组件13a、13b、介电层(例如，第一介电层)14、天线15以及粘着层17。
衬底10可以是例如印刷电路板，例如纸质铜箔层合物、复合铜箔层合物，或聚合物浸渍的玻璃纤维类铜箔层合物。衬底10可包含互连结构(或电连接件)10r，例如重布层(RDL)或接地元件。在一些实施例中，接地元件是从衬底10的侧表面暴露的通路。在一些实施例中，接地元件是从衬底10的侧表面暴露的金属层。在一些实施例中，接地元件是从衬底10的侧表面暴露的金属迹线。衬底10可包含相对表面101及102。在一些实施例中，衬底10的表面101被称作顶部表面或第一表面，且衬底10的表面102被称作底部表面或第二表面。
电子组件13a、13b安置在衬底10的表面101上。电子组件13a可以是有源电子组件，例如集成电路(IC)芯片或裸片。电子组件13b可以是无源电子组件，例如电容器、电阻器或电感器。每一电子组件13a、13b可电连接到一或多个其它电子组件且可电连接到衬底10(例如，电连接到RDL)，且电连接可借助于倒装芯片或导线结合技术达到。
波导组件11安置在衬底10的表面101上。波导组件11通过互连结构10r电连接到电子组件13a以从电子组件13a接收信号或将信号发射到电子组件13a。
如图1B中所展示，波导组件11包含介电块11d、导电触点11a、耦合元件11c以及金属板11m。介电块11d具有顶部表面111、与顶部表面111相对的底部表面112以及在顶部表面111与底部表面112之间延伸的侧表面113。
导电触点11a安置在介电块11d的底部表面112上且通过互连结构10r电连接到电子组件13a。在一些实施例中，电子组件13a通过穿过金属板11m的开口的位于衬底10 上的迹线电连接到波导组件的导电触点11a。
金属板11m环绕介电块11d的侧表面113。在一些实施例中，金属板11m的折射率小于介电块11d的折射率，且因此当电磁波在波导组件11内发射时，全内反射出现在介电块11d与金属板11m之间的边界处。因此，电磁波可在波导组件11内发射，而不会衰减。
耦合元件11c安置在介电块11d的顶部表面111上。如说明波导组件11的俯视图的图1C中所展示，耦合元件11c包含导电触点11c1、耦合图案11c2以及将导电触点11c1 电连接到耦合图案11c2的导电线11c3。导电触点11c1安置在介电块11d的顶部表面111 的位置处，所述位置对应于导电触点11a的位置或与导电触点11a的位置对准。导电触点11c1经布置以将信号发射到导电触点11a或从导电触点11a接收信号。耦合图案11c2 安置在介电块11d的顶部表面111上且邻近于导电触点11c1。耦合图案11c2通过导电线11c3电连接到导电触点11c1。耦合图案11c2耦合到天线15的馈电层(例如，天线馈电层)15f(包含第一部分15f1及第二部分15f2)以将信号发射到天线15或从天线15接收信号。在一些实施例中，耦合图案11c2取决于设计规范而经塑形为正方形、圆形、螺旋形或任何其它合适的形状。
在一些实施例中，耦合图案11c2及导电触点11c1定位于同一平面处或沿着同一平面定位(例如，耦合图案11c2与导电触点11c1基本上共面)。在其它实施例中，耦合图案11c2及导电触点11c1定位于不同平面处或沿着不同平面定位(例如，耦合图案11c2 与导电触点11c1不共面)。
如图1D中所展示，在一些实施例中，波导组件11′包含安置在金属板11m及介电块11d上的额外介电块21d。导电触点11c1′安置在介电块11d上且耦合图案11c2′安置在介电块21d上。导电触点11c1′通过导电线11c3′电连接到耦合图案11c2′。在一些实施例中，导电线11c3′是贯穿通路。在一些实施例中，波导组件11′可包含环绕金属板11m的介电层(例如，第二介电层)21d1。
返回参考图1A，封装体12安置在衬底10的表面101上且囊封波导组件11及电子组件13a、13b。在一些实施例中，封装体12包含：环氧树脂，其包含填料；封装材料(例如，环氧封装材料或其它封装材料)；聚酰亚胺；酚化合物或材料；包含其中分散有硅酮的材料；或其组合。
介电层14安置在封装体12上。在一些实施例中，介电层14通过粘着层17附接到封装体12。介电层14可包含但不限于封装材料或预浸复合纤维(例如，预浸体)。封装材料的实例可包含但不限于包含其中分散有填料的环氧树脂。预浸体的实例可包含但不限于通过堆叠或层合许多(或多种)预浸材料及/或薄片而形成的多层结构。
天线15包含介电层14的顶部表面141上的天线图案15a及介电层14的底部表面142上的馈电层15f。天线15是或包含导电材料，例如金属或金属合金。导电材料的实例包含金(Au)、银(Ag)、铝(Al)、铜(Cu)，或其合金。
天线15的馈电层15f包含第一部分15f1及第二部分15f2。第一部分15f1安置在介电层14的底部表面142的位置处，所述位置对应于波导组件11的耦合元件11c的位置或与波导组件11的耦合元件11c的位置对准。馈电层15f的第一部分15f1经布置以将信号发射到波导组件11的耦合元件11c或从波导组件11的耦合元件11c接收信号。信号通过耦合在馈电层15f与天线图案15a之间发射(例如，第一部分15f1与天线图案15a 以物理方式隔离或间隔开，但以电气方式且无线地耦合到天线图案15a)。
在一些与天线集成的类似的半导体封装装置中，天线及电子组件并排安置在衬底上，这将增大半导体封装装置的总面积(例如，X-Y尺寸)。根据一些实施例，天线15安置在封装体12上，且因此可缩减半导体封装装置1的总面积。另外，通过将天线15放置在封装体12上，天线15会较接近于电子组件13a。缩减天线15与电子组件13a之间的距离可缩减发射期间的信号损耗，这又将增大半导体封装装置1的性能。
在一些实施例中，天线15可通过贯穿金属通路(TMV)而非波导组件11连接到衬底10的表面101上的导电衬垫。然而，一般来说，封装体12的厚度介于约0.7毫米(mm) 到约2mm的范围内。归因于TMV的纵横比(例如，宽度与深度之间的比率)的限制，难以在具有此厚度的封装体内形成TMV，且失效率将增大。通过使用波导组件11(例如，耦合元件11c)以通过耦合在波导组件11与天线15之间发射信号，不必要使用TMV，这将简化制造过程且增大制造半导体封装装置1的良品率。
在一些实施例中，金属板可安置在衬底10的顶部表面101上，且因此信号可通过耦合在金属板与天线15之间发射。然而，用于金属板的衬底10的极大面积用于将信号发射到天线15或从天线15接收信号。使用波导组件11以用于将信号耦合在天线15与波导组件11之间可在发射期间缩减衬底10的面积及信号损耗。
图2说明根据本公开的一些实施例的半导体封装装置2的横截面视图。半导体封装装置2与图1A中展示的半导体封装装置1相似，除了馈电层15f通过贯穿通路(例如，电连接件)14v连接到天线图案15a以外。
贯穿通路14v穿透介电层14以将天线图案15a电连接到馈电层15f的部分15f1。因此，信号可通过贯穿通路14v而非通过如图1A中所展示的耦合在天线图案15a与馈电层15f之间发射。
图3说明根据本公开的一些实施例的半导体封装装置3的横截面视图。半导体封装装置3与图1A中展示的半导体封装装置1相似，除了半导体封装装置3进一步包含屏蔽层36以外。
屏蔽层36安置在衬底10的侧表面103、封装体12的侧表面123以及介电层14的侧表面143上。屏蔽层36电连接到衬底10的接地元件10g。在一些实施例中，屏蔽层 36直接接触衬底10的接地元件10g。屏蔽层36与衬底10的底部表面102对准；例如，屏蔽层36的底部与衬底10的底部表面102基本上共面。在一些实施例中，屏蔽层36 是导电薄膜，且可包含例如Al、Cu、铬(Cr)、锡(Sn)、Au、Ag、镍(Ni)或不锈钢，或混合物、合金，其其它组合。屏蔽层36可包含单个导电层或多个导电层。在一些实施例中，屏蔽层36包含多个导电层，并且多个导电层可包含相同材料，或多个导电层中的一个可包含不同材料，或多个导电层中的每一个可包含与多个导电层中的其它导电层不同的材料。在一些实施例中，屏蔽层36的每一导电层具有高达约200微米(μm)的厚度，例如高达约150μm、高达约100μm、高达约50μm、高达约10μm、高达约5μm、高达约1μm，或高达约500纳米(nm)，以及低至约100nm或更少、低至约50nm或更少，或低至约10nm或更少。在一些实施例中，屏蔽层36包含多个导电层，并且不同导电层可具有不同的厚度。
图4说明根据本公开的一些实施例的半导体封装装置4的横截面视图。半导体封装装置4与图1A中展示的半导体封装装置1相似，除了在图4中，介电层14的侧表面 143与封装体12的侧表面123不共面以外。
图5A、5B、5C以及5D说明根据本公开的一些实施例的半导体制造方法。
参考图5A，提供包含多个衬底10的衬底条，且提供多个衬底10允许同时制造多个半导体封装装置。衬底10可以是例如印刷电路板，例如纸质铜箔层合物、复合铜箔层合物，或聚合物浸渍的玻璃纤维类铜箔层合物。衬底10可包含互连结构10r，例如 RDL或接地元件10g。在一些实施例中，接地元件10g是随后从衬底10的侧表面暴露的通路。
电子组件13a、13b形成或安置在衬底10的表面101上。电子组件13a可以是有源电子组件，例如IC或裸片。电子组件13b可以是无源电子组件，例如电容器、电阻器或电感器。每一电子组件13a、13b可电连接到一或多个其它电子组件且可电连接到衬底10(例如，电连接到RDL)，且电连接可借助于倒装芯片或导线结合技术达到。
波导组件11形成或安置在衬底10的表面101上。波导组件11通过互连结构10r 电连接到电子组件13a以从电子组件13a接收信号或将信号发射到电子组件13a。在一些实施例中，波导组件11可以是图1B及1C中展示的波导组件11或图1D中展示的波导组件11′或其顶部表面上形成或安置有耦合元件的任何其它合适的波导组件。
参考图5B，封装体12形成或安置在衬底10的顶部表面101上且囊封衬底10的顶部表面101的一部分、电子组件13a、13b以及波导组件11。在一些实施例中，封装体 12包含环氧树脂，所述环氧树脂包含分散其中的填料。封装体12可通过例如转移模制或压缩模制的模制技术形成。
参考图5C，介电层14通过粘着层17附接到封装体12。介电层14可包含但不限于封装材料或预浸复合纤维(例如，预浸体)。封装材料的实例可包含但不限于包含其中分散有填料的环氧树脂。预浸体的实例可包含但不限于通过堆叠或层合许多(或多种)预浸材料及/或薄片而形成的多层结构。
介电层14包含在其顶部表面141上的天线图案15a及在其底部表面142上的馈电层15f。天线图案15a及馈电层15f是或包含例如金属或金属合金的导电材料。导电材料的实例包含Au、Ag、Al、Cu或其合金。馈电层15f的部分15f1经安置成对应于波导组件11的耦合元件11c或与波导组件11的耦合元件11c对准。
参考图5D，可执行单切以分离出如图1A-1D中展示的个别半导体封装装置1。举例来说，通过介电层14、封装体12以及包含衬底10的衬底条执行单切。举例来说，可通过使用划片机、激光或其它合适的切割技术执行单切。
在一些实施例中，在单切操作之后，屏蔽层36可形成或安置在衬底10的侧表面103、封装体12的侧表面123以及介电层14的侧表面143上以形成如图3中展示的半导体封装装置3。屏蔽层36电连接到衬底10的接地元件10g。在一些实施例中，屏蔽层36直接接触衬底10的接地元件10g。屏蔽层36与衬底10的底部表面102对准；例如屏蔽层 36的底部与衬底10的底部表面102基本上共面。在一些实施例中，屏蔽层36是导电薄膜，并可包含例如Al、Cu、Cr、Sn、Au、Ag、Ni或不锈钢，或混合物、合金，或其其它组合。屏蔽层36可包含单个导电层或多个导电层。在一些实施例中，屏蔽层36包含多个导电层，并且多个导电层可包含相同材料，或多个导电层中的一个可包含不同材料，或多个导电层中的每一个可包含与多个导电层中的其它导电层不同的材料。在一些实施例中，屏蔽层36的每一导电层具有高达约200μm的厚度，例如高达约150μm、高达约100μm、高达约50μm、高达约10μm、高达约5μm、高达约1μm，或高达约500nm，以及低至约100nm或更少、低至约50nm或更少，或低至约10nm或更少。在一些实施例中，屏蔽层36包含多个导电层，并且不同导电层可具有不同的厚度。
图6A及6B说明根据本公开的一些实施例的半导体制造方法。图6A中展示的操作是在图5B中展示的操作之后执行。
参考图6A，个别介电层14通过粘着层17附接到封装体12。每一介电层14与邻近介电层以物理方式分离。举例来说，两个邻近介电层14中的任一个之间存在间隙14g。介电层14可包含但不限于封装材料或预浸复合纤维(例如，预浸体)。封装材料的实例可包含但不限于包含其中分散有填料的环氧树脂。预浸体的实例可包含但不限于通过堆叠或层合许多(或多种)预浸材料及/或薄片而形成的多层结构。
每一介电层14包含在其顶部表面141上的天线图案15a及在其底部表面142上的馈电层15f。天线图案15a及馈电层15f是或包含例如金属或金属合金的导电材料。导电材料的实例包含Au、Ag、Al、Cu或其合金。馈电层15f的部分15f1经安置成对应于波导组件11的耦合元件11c或与波导组件11的耦合元件11c对准。
参考图6B，可执行单切以分离出如图4中展示的个别半导体封装装置4。举例来说，通过介电层14、封装体12以及包含衬底10的衬底条执行单切。举例来说，可通过使用划片机、激光或其它合适的切割技术执行单切。
图7A及7B说明根据本公开的一些实施例的半导体制造方法。图7A中展示的操作是在图5B中展示的操作之后执行。
参考图7A，可执行单切以分离出个别半导体封装装置。举例来说，通过封装体12及包含衬底10的衬底条执行单切。举例来说，可通过使用划片机、激光或其它合适的切割技术执行单切。
参考图7B，介电层14通过粘着层17附接到封装体12以形成如图4中展示的半导体封装装置。介电层14的侧表面143与封装体12的侧表面123不共面。举例来说，介电层14的宽度W1小于封装体12的宽度W2。介电层14可包含但不限于封装材料或预浸复合纤维(例如，预浸体)。封装材料的实例可包含但不限于包含其中分散有填料的环氧树脂。预浸体的实例可包含但不限于通过堆叠或层合许多(或多种)预浸材料及/或薄片而形成的多层结构。
每一介电层14包含在其顶部表面141上的天线图案15a及在其底部表面142上的馈电层15f。天线图案15a及馈电层15f是或包含例如金属或金属合金的导电材料。导电材料的实例包含Au、Ag、Al、Cu或其合金。馈电层15f的部分15f1经安置成对应于波导组件11的耦合元件11c或与波导组件11的耦合元件11c对准。
如本文中所使用，术语“基本上”、“实质”、“大致”以及“约”用以指代且说明小的变化。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。作为另一实例，膜或层的厚度“基本上均匀”可指膜或层的平均厚度的小于或等于±10％的标准偏差，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。术语“基本上共面”可指两个表面在数微米内处于沿同一平面，例如在40μm内、30μm内、20μm内、 10μm内或1μm内处于沿同一平面。如果两个表面或组件之间的角度是例如90°±10°，例如±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°，那么两个表面或组件可被认为“基本上垂直”。当结合事件或情况使用时，术语“基本上”、“实质”、“大致”以及“约”可指其中事件或情况精确出现的例子，以及其中事件或情况非常近似出现的例子。
在一些实施例的描述中，提供于另一组件“上”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的状况，以及一或多个中间组件定位于前一组件与后一组件之间的状况。
另外，有时在本文中以范围格式呈现量、比率以及其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述及说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书定义的本公开的真实精神及范围。所述说明可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本公开的其它实施例。应将本说明书及图式视为说明性的而非限定性的。可做出修改，以使具体情形、材料、物质组成、方法或过程适应于本公开的目标、精神及范围。所有此类修改是既定在所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特定指示，否则操作的次序及分组并非本公开的限制。

Claims (20)

1.一种半导体封装装置，其包括：
衬底；
波导组件，其位于所述衬底上；
封装体，其位于所述衬底上且囊封所述波导组件；
第一介电层，其位于所述封装体上且具有第一表面及邻近于所述封装体且与所述第一表面相对的第二表面；
天线图案，其位于所述第一介电层的所述第一表面上；以及
天线馈电层，其位于所述第一介电层的所述第二表面上，
其中所述波导组件包括耦合元件，所述天线馈电层与所述耦合元件通过所述封装体隔开。
2.根据权利要求1所述的半导体封装装置，其中所述波导组件包括：
第一介电块，其具有顶部表面、与所述顶部表面相对的底部表面以及在所述顶部表面与所述底部表面之间延伸的侧表面，
其中所述耦合元件位于所述第一介电块的所述顶部表面上，
第一导电触点，其位于所述第一介电块的所述底部表面上且经定位成对应于所述耦合元件；以及
金属板，其环绕所述第一介电块的所述侧表面且连接到所述衬底，且所述金属板接触所述封装体。
3.根据权利要求2所述的半导体封装装置，其中所述波导组件进一步包括环绕所述金属板的第二介电层。
4.根据权利要求2所述的半导体封装装置，其中所述波导组件的所述耦合元件包括第二导电触点、耦合图案以及连接所述第二导电触点与所述耦合图案的导电线。
5.根据权利要求4所述的半导体封装装置，其中且所述耦合图案覆盖所述第一介电块与所述金属板的交界面。
6.根据权利要求4所述的半导体封装装置，其进一步包括安置在所述第一介电块的所述顶部表面及所述金属板上的第二介电块，其中所述第二介电块覆盖所述第一介电块及所述金属板。
7.根据权利要求2所述的半导体封装装置，其进一步包括：
电连接件，其在所述衬底内；以及
电子组件，其安置在所述衬底上且通过所述衬底内的所述电连接件而电连接到所述波导组件的所述第一导电触点。
8.根据权利要求2所述的半导体封装装置，其进一步包括：
电子组件，其安置在所述衬底上且通过位于所述衬底上的迹线电连接到所述波导组件的所述第一导电触点。
9.根据权利要求1所述的半导体封装装置，其中所述天线馈电层包括：
第一部分，其经安置成对应于所述耦合元件；以及
第二部分，其与所述第一部分隔离。
10.根据权利要求9所述的半导体封装装置，其中所述天线馈电层的所述第一部分与所述天线图案以物理方式隔离且无线地且电耦合到所述天线图案。
11.根据权利要求9所述的半导体封装装置，其中所述天线馈电层的所述第一部分通过所述第一介电层内的电连接件而与所述天线图案电连接。
12.根据权利要求9所述的半导体封装装置，其进一步包括：
接地元件，其在所述衬底中；以及
屏蔽层，其安置在所述封装体的侧表面及所述衬底的侧表面上，其中所述屏蔽层连接到所述接地元件。
13.根据权利要求1所述的半导体封装装置，其中所述封装体的侧表面与所述第一介电层的侧表面基本上共面。
14.根据权利要求1所述的半导体封装装置，其中所述封装体的侧表面与所述第一介电层的侧表面不共面。
15.根据权利要求1所述的半导体封装装置，其进一步包括安置在所述封装体与所述第一介电层之间的粘着层，所述天线馈电层与所述耦合元件也通过所述粘着层隔开。
16.一种波导组件，其包括：
第一介电块，其具有顶部表面、与所述顶部表面相对的底部表面以及在所述顶部表面与所述底部表面之间延伸的侧表面；
第一导电触点，其位于所述第一介电块的所述底部表面上；
耦合元件，其位于所述第一介电块的所述顶部表面上且与所述第一导电触点相对；以及
金属板，其环绕所述第一介电块的所述侧表面，
其中所述耦合元件覆盖所述第一介电块及所述金属板。
17.根据权利要求16所述的波导组件，其进一步包括环绕所述金属板的介电层。
18.根据权利要求16所述的波导组件，其中所述耦合元件进一步包括第二导电触点、耦合图案以及连接所述第二导电触点与所述耦合图案的导电线。
19.根据权利要求18所述的波导组件，其中所述第二导电触点、所述耦合图案以及所述导电线安置在所述第一介电块的所述顶部表面上。
20.根据权利要求18所述的波导组件，其进一步包括安置在所述第一介电块的所述顶部表面及所述金属板上的第二介电块，其中：
所述第二导电触点安置在所述第一介电块的所述顶部表面上，且
所述耦合图案安置在所述第二介电块上且通过所述导电线连接到所述第二导电触点，所述第二介电块完全覆盖且接触所述金属板的顶部表面。
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