CN113839192A - 半导体设备封装和其制造方法 - Google Patents

Abstract

本公开关于一种半导体设备封装和其制造方法。所述半导体设备封装具有天线。所述天线包括第一介电层、第一导电层及第二介电层。所述第一介电层具有第一表面及与所述第一表面相对的第二表面。所述第一导电层位于所述第一介电层的所述第一表面上。所述第一导电层具有馈入端。所述第二介电层位于所述第一介电层上。所述第二介电层覆盖所述第一导电层的一部分，并暴露所述第一导电层的所述馈入端。

Description

半导体设备封装和其制造方法

技术领域

本公开总体上涉及一种半导体设备封装和其制造方法，并且涉及一种包含天线的半导体设备封装。

背景技术

例如手机等无线通信设备通常包含用于发射和接收射频(radio frequency，RF)信号的天线。近年来，随着移动通信的持续发展和对高数据速率和稳定通信质量的迫切需求，相对高频无线发射(例如，28GHz或60GHz)已变成移动通信行业中的一个最重要的课题。

随着无线通信应用的增加，设频信号的辐射方向亦随之增加。例如，设频信号可从通信设备的各方向(如垂直方向或水平方向)发射，以增加通信设备的应用性。因此，如何设计具有水平发射信号的天线模块为本公开的一个重要课题。

发明内容

在一或多个实施例中，一种天线包括第一介电层、第一导电层及第二介电层。所述第一介电层具有第一表面及与所述第一表面相对的第二表面。所述第一导电层位于所述第一介电层的所述第一表面上。所述第一导电层具有馈入端。所述第二介电层位于所述第一介电层上。所述第二介电层覆盖所述第一导电层的一部分，并暴露所述第一导电层的所述馈入端。

在一或多个实施例中，一种半导体设备封装包括衬底、天线结构及封装体。所述天线结构位于衬底上。所述天线结构具有第一天线图案及与所述第一天线图案分离的第二天线图案。所述第一天线图案与所述于衬的距离大于所述第二天线图案与衬底的距离。所述封装体位于所述衬底上，并覆盖所述天线结构。

在一或多个实施例中，一种制造天线的方法包括：(a)形成第一介电层；(b)形成多个第一导电层于所述第一介电层上，各第一导电层互相分离；(c)形成第二介电层于所述第一介电层上，所述第二介电层覆盖各第一导电层的一部分，并暴露各第一导电层的馈入端；及(d)执行单体化工艺，以两个相邻第一导电层之间的第一介电层与第二介电层。

附图说明

当与附图一起阅读以下详细描述时，可以根据以下详细描述容易地理解本公开的各方面。应当注意的是，各种特征可能不一定按比例绘制。为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。

图1A展示了根据本公开的一些实施例的半导体设备封装的横截面视图。

图1B展示了根据本公开的一些实施例的图1A所示的天线的放大示意图。

图1C展示了根据本公开的一些实施例的图1A的衬底的上视图。

图1D展示了根据本公开的一些实施例的图1A虚线框圈起处的正面视图。

图1E展示了根据本公开的一些实施例的图1A虚线框圈起处的背面视图。

图1F展示了根据本公开的一些实施例的图1A虚线框圈起处的横截面视图。

图1G展示了根据本公开的一些实施例的图1A虚线框圈起处的横截面视图。

图1H展示了根据本公开的一些实施例的图1A虚线框圈起处的横截面视图。

图2A展示了根据本公开的一些实施例的图1A所示的天线的正面视图。

图2B展示了根据本公开的一些实施例的图1A所示的天线的正面视图。

图2C展示了根据本公开的一些实施例的图1A所示的天线的背面视图。

图2D展示了根据本公开的一些实施例的图1A所示的天线的背面视图。

图2E展示了根据本公开的一些实施例的图1A所示的天线的背面视图。

图3展示了根据本公开的一些实施例的半导体设备封装的横截面视图。

图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I和图4J展示了根据本公开的一些实施例的制造半导体设备封装的方法的一或多个阶段。

图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H和图5I展示了根据本公开的一些实施例的制造半导体设备封装的方法的一或多个阶段。

图6A和图6B展示了根据本公开的一些实施例的制造半导体设备封装的方法的一或多个阶段。

图7A、图7B和图7C展示了根据本公开的一些实施例的制造半导体设备封装的方法的一或多个阶段。

贯穿附图和详细描述，使用了共同的附图标记来指示相同或类似的组件。根据以下结合附图进行的详细描述，本公开将更加明显。

具体实施方式

以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述了组件和布置的具体实例。当然，这些仅仅是实例并且不旨在是限制性的。在本公开中，对在第二特征之上或上形成第一特征的引用可以包含将第一特征和第二特征被形成为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成另外的特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰起见并且本身并不指示所讨论的各个实施例和/或配置之间的关系。

下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定上下文中具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。

图1A展示了根据本公开的一些实施例的半导体设备封装1的示意图。半导体设备封装1包含衬底10、电子组件11、天线12和封装体13。

衬底10可以为例如印刷电路板，如纸基铜箔层压板、复合铜箔层压板或聚合物浸渍的玻璃纤维基铜箔层压板。在一些实施例中，衬底10可以是包含芯层和导电材料和/或结构的多层衬底。例如，衬底10包含芯部分，并且可以属于晶圆类型、面板类型或条带类型。

电子组件11安置在衬底10上并电连接到衬底10，并且可以通过倒装芯片或引线键合技术来实现电连接。电子组件11可以是芯片或管芯，所述芯片或管芯包含半导体衬底、一或多个集成电路设备和其中的一或多个上覆互连结构。集成电路设备可以包含如晶体管等有源设备和/或如电阻器、电容器、电感器等无源设备或其组合。

一或多个天线12安置在衬底10上并电连接到衬底10。在一些实施例中，半导体设备封装1可包括N个天线，其中N为大于1的正整数。在一些实施例中，天线12可沿着衬底10的一个边缘或多个边缘设置。虽然图1A仅绘制4个天线12安置于衬底10的一个边缘上，然而根据不同的设计需求，衬底10的各边缘可包括相同或不同数目的天线12。在一些实施例中，天线12可为或可包括贴片天线或其他种类的天线。

图1B展示了根据本公开的一些实施例的图1A所示的天线12的放大示意图。图1C展示了图1A的衬底10的上视图。图1D展示了图1A虚线框A圈起处的正面视图(沿着图1A所示的DY方向)。图1E展示了图1A虚线框A圈起处的背面视图(沿着图1A所示的DY的相反方向)。图1F展示了根据部分实施例的图1A虚线框A圈起处的横截面视图(沿着图1A所示的DX方向)。图1G展示了根据部分实施例的图1A虚线框A圈起处的横截面视图(沿着图1A所示的DX方向)。图1H展示了根据部分实施例的图1A虚线框A圈起处的横截面视图(沿着图1A所示的DX方向)。

如图1B、1C、1D、1E、1F、1G及1H所示，天线12可包括封装体12m、导电层12c1、12c2、介电层12d1、12d2、12d3、12d4及种子层12s1、12s2。

在一些实施例中，封装体12m包含具有填充物的环氧树脂、模制原料(例如环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或材料、具有分散在其中的硅酮的材料，或其组合。

介电层12d1及12d3位于封装体12m的两侧相反表面上，并分别与所述表面接触。换言之，封装体12m被夹在介电层12d1及12d3中间。介电层12d2位于介电层12d1背对封装体12m的表面上。介电层12d4位于介电层12d3背对封装体12m的表面上。介电层12d1、12d2、12d3、12d4可以包含预浸渍复合纤维(例如，预浸料)、硼磷硅酸盐玻璃(BPSG)、氧化硅、氮化硅、氧氮化硅、未掺杂硅酸盐玻璃(USG)、其中两种或两种以上的任何组合等。预浸料的实例可以包含但不限于通过堆叠或层压多种预浸渍材料/片材而形成的多层结构。

在一些实施例中，介电层12d1背对衬底10的表面的粗糙度与介电层12d1与介电层12d2接触的表面的粗糙度不同。在一些实施例中，介电层12d2背对衬底10的表面的粗糙度与介电层12d2与介电层12d2背对介电层12d1的表面的粗糙度不同。在一些实施例中，介电层12d4背对衬底10的表面的粗糙度与介电层12d4背对介电层12d3的表面的粗糙度不同。在一些实施例中，介电层12d3背对衬底10的表面的粗糙度与介电层12d3与介电层12d4接触的表面的粗糙度不同。

导电层12c1被介电层12d1所覆盖。在一些实施例中，种子层12s1位于导电层12c1与介电层12d2之间。换言之，导电层12c1与介电层12d2藉由种子层12s1互相分离。种子层12s1与介电层12d2接触。导电层12c2至少部分被介电层12d4所覆盖。在一些实施例中，种子层12s2位于导电层12c2与介电层12d3之间。换言之，导电层12c2与介电层12d3藉由种子层12s2互相分离。种子层12s2与介电层12d3接触。导电层12c1及导电层12c2藉由导电结构10s(如锡球)与衬底10中从介电层10d暴露的的导电层10c电连接。详言之，衬底10的介电层10d可定义一或多个开口，以暴露部分的导电层10c。导电结构10s填入所述开口中，与导电层10c接触，以将导电层12c1及导电层12c2与导电层10c电连接。

在一些实施例中，导电层12c1、12c2是或包含如金属或金属合金等导电材料。导电材料的实例包含金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、一或多种其它金属或一或多种合金或其中两种或两种以上的组合。根据不同的设计规格，可以存在任何数量的介电层和导电层。

在一些实施例中，如图1F所示，介电层12d2相较于介电层12d1具有较短的长度，以暴露一部分的种子层12s1及导电层12c1。相似地，介电层12d4相较于介电层12d3具有较短的长度，以暴露一部分的种子层12s2及导电层12c2。换言之，介电层12d4(或介电层12d2)与介电层12d3(或介电层12d1)定义一沟槽12r以暴露一部分的种子层12s2(或种子层12s1)及导电层12c2(或导电层12c1)。导电结构10s可包覆导电层12c1、12c2(或种子层12s1、12s2)所暴露出的表面。

在一些实施例中，如图1B所示，暴露于介电层(如介电层12d2、12d4)外的导电层12c1及12c2及连接导电层12c1及12c2的结构(其可包含介电层12d1、12d3及封装体12m)可定义「T」形结构。例如，所暴露的导电层12c2的宽度小于所暴露的导电层12c1的宽度。例如，所暴露的导电层12c2的宽度小于或等于连接导电层12c1及12c2的结构的宽度。在一些实施例中，所暴露的导电层12c1的宽度小于介电层12d4的宽度。在一些实施例中，导电层12c2所暴露于介电层12d4外的一部分可为馈入端。换言之，馈入端的侧表面暴露于介电层12d4外。

如图1C所示，衬底10的介电层10d具有凹槽以暴露一部分导电层10c。图1C所示的凹槽(及所暴露出的导电层10c形状)与图1B所示的「T」形结构互相对应。例如，图1C所示的凹槽及所暴露出的导电层10c形状为「T」形结构，其尺寸与图1B所示的「T」形结构相似或略大，以容置图1B所示的「T」形结。换言之，图1B所示的「T」形结可插入图1C所示的衬底10的凹槽，以与衬底10的导电层10c连接，进而增加天线12与衬底10连接的稳定性。

图1B所绘制的天线12与图1C所绘制的衬底10结合的情况可参考图1D及图1E。如图1D所述，导电层12c2所暴露于介电层12d4外的馈入端插入(或嵌入)衬底10的介电层10d所定义的凹槽中(如图1C所示具有较窄宽度的凹槽)，以藉由导电结构10s与衬底10中从介电层10d暴露的的导电层10c电连接。在一些实施例中，导电层12c2所暴露于介电层12d4外的馈入端可与衬底10中从介电层10d暴露的的导电层10c直接接触。

如图1E所述，导电层12c1所暴露于介电层12d2外的一部分插入(或嵌入)衬底10的介电层10d所定义的凹槽中(如图1C所示具有较宽宽度的凹槽)，以藉由导电结构10s与衬底10中从介电层10d暴露的的导电层10c电连接。在一些实施例中，导电层12c1所暴露于介电层12d2外的一部分可与衬底10中从介电层10d暴露的的导电层10c直接接触。

在一些实施例中，如图1D及1E所示(其分别展示天线12的视图及下视图)，天线12的导电层12c1与导电层12c2的形状或面积并不相同。参考图1D，导电层12c2的形状可为「T」形。换言之，导电层12c2可包括两个部分，其具有不同的宽度。在一些实施例中，具有较小宽度的部分可为或可包括天线12的馈入端12cf。参考图1E，导电层12c1的形状可为矩形。换言之，导电层12c1具有单一的宽度。在不同实施例中，根据不同的设计需求，导电层12c1及导电层12c2可具有其他任意的形状。

在一些实施例中，导电层12c2可为或可包括天线层(或辐射层)，其用以发射及接收电磁波(或无线信号)。导电层12c1可为或可包括接地层。电磁波可以垂直于导电层12c2的方向发射及接收。例如，参考图1A，天线12以沿着DY相反方向的方向发射及接收电磁波。因此，根据本公开的实施例，半导体设备封装1可达成以水平于衬底10的方向发射及接收电磁波。

在一些实施例中，图1A中的天线12可以多个导电通孔所形成的通孔墙(via wall)来取代。例如，可于一衬底中形成多个导电通孔，并将所述衬底直立连接于衬底10上，以达成水平辐射或侧向辐射(即平行衬底10表面的方向)。然而，由于制造工艺的限制(例如蚀刻衬底以形成开孔及填充开孔以形成导电通孔的工艺)，导电通孔具有较大的粗糙度(约为10微米至20微米)，如此将对天线造成很大的损耗，进而影响天线辐射效能。

根据本公开图1A～图1H的实施例，天线层(如导电层12c2)背对介电层12d3的表面的的粗糙度小于1微米，如此将大幅减少天线的损耗，进而改善天线辐射效能。此外，由于工艺的原因(相关工艺将详述于后)，较容易控制导电层12c2的形状及面积，亦较容易控制天线的阻抗。此外，在本公开的实施例中，天线12的天线层(如导电层12c2)与接地层(如导电层12c1)之间的距离可由封装体12m的厚度控制。相较于使用介电层，较容易控制封装体12m的厚度，因此可使天线12的天线层与接地层之间的距离较为精准。

回到图1A，封装体13安置于衬底10上。封装体13覆盖电子组件11及天线12。在一些实施例中，封装体13包含具有分散在其中的填料的环氧树脂。

在一些实施例中，如图1H所示，介电层12d2(及介电层12d4)与介电层12d1(及介电层12d3)具有实质上相同的长度。换言之，种子层12s1及导电层12c1(及种子层12s2及导电层12c2)被介电层12d2(及介电层12d4)完全覆盖。相较于图1F所示的结构，图1B及图1F中的导电层12c1、12c2的一部分分别自介电层12d2及介电层12d4所暴露，如此可增加导电结构10s与导电层12c1、12c2的接触面积，进而增加天线12与衬底10之间电连接的稳定性。

图1G展示了根据本公开的一些实施例的图1A所示的天线12的放大示意图。图1G所示的结构与图1F所示的结构相似，其差异处仅在于图1G中的衬底10的介电层10d'的一部分具有凹陷处。详言之，衬底10中位于天线12下方的介电层10d'相较于衬底10中的其他介电层向下凹陷。换言之，衬底10中位于天线12下方的介电层10d'与邻近的介电层定义一凹槽。如图1G所示，天线12的一部分安置于凹槽中，且天线12的介电层12d2、12d4与凹槽的角落卡合。如此可固定天线12，避免天线12于制造过程中倾斜。

图2A展示了根据本公开的一些实施例的图1A所示的天线12的正面视图(沿着图1A所示的DX方向)。根据本揭露的部分实施例，图2A展示了图1F所示的天线12的正面视图。图2A所示的天线具有馈入端22p1，其可与衬底10电连接。

图2B展示了根据本公开的另一些实施例的图1A所示的天线12的正面视图(沿着图1A所示的DX方向)。图2B所示的天线与图2A所示的天线相似，差异处仅在于图2B所示的天线另具有导电垫22p2、22p3，其分别位于馈入端22p1的两侧。馈入端22p1与导电垫22p2、22p3彼此分离。在一些实施例中，导电垫22p2、22p3为虚设焊垫。在一些实施例中，导电垫22p2、22p3可接地。

图2C展示了根据本公开的一些实施例的图1A所示的天线12的背面视图(沿着图1A所示的DX的相反方向)。图2C所示的天线与图1E所示的天线相似，差异处仅在于图2C所示的天线的导电层12c1自介电层12d2所暴露的部分22p4(亦可称为「导电垫22p4」)的宽度小于导电层12c1的宽度。

图2D展示了根据本公开的另一些实施例的图1A所示的天线12的背面视图(沿着图1A所示的DX的相反方向)。图2D所示的天线与图2C所示的天线相似，差异处仅在于图2D所示的天线另具有导电垫22p5、22p6，其分别位于导电垫22p4的两侧。导电垫22p4、22p5、22p6彼此分离。

图2E展示了根据本公开的另一些实施例的图1A所示的天线12的背面视图(沿着图1A所示的DX的相反方向)。图2E所示的天线与图2C所示的天线相似，差异处仅在于图2E所示的天线具有一整面的导电垫22p8，其可提供较大的接地面积。换言之，导电垫22p8的宽度与导电层12c1的宽度实质上相同。

在本公开的一些实施例中，如图1A所展示的天线12可具有如图2A或图2B所展示的正面视图，也可具有有如图2C、图2D或图2E所展示的背面视图。例如，天线12的正面视图可具有如图2B所展示的结构，且天线12的背面视图可具有如图2D所展示的结构。在此一实施例中，导电垫22p1、22p2及22p3可分别与馈入端22p1、导电垫22p5及22p6对齐。

图3展示了根据本公开的一些实施例的半导体设备封装3的示意图。半导体设备封装3与图1A所示的半导体设备封装1相似，其差异处在于图1A的天线部分是由多个彼此分离且独立的天线12所组成，而图3的天线部分仅包含一个天线结构32，天线结构32可具有多个天线图案32a、32b、32c、32d。

天线结构32可具有一封装体(如图1F所示的封装体12m)，天线图案32a、32b、32c、32d安置于所述封装体的一表面上(如图1F所示的导电层12c2)。在一些实施例中，天线图案32a、32b、32c、32d彼此分离，并与衬底10电连接。在一些实施例中，天线图案32a、32b、32c、32d可具有相同或不同的水平高度。例如，天线图案32a、32c具有相同水平高度。天线图案32b、32d具有相同水平高度。天线图案32a、32c与天线图案32b、32d具有不同水平高度。换言之，天线图案32a、32c与衬底10的距离小于天线图案32b、32d与衬底10的距离。在一些实施例中，天线图案32a与天线图案32b在垂直于衬底10的方向上至少部分重叠或完全重叠。在一些实施例中，天线图案32c与天线图案32d在垂直于衬底10的方向上完全未重叠。如此可增加天线结构32设计的灵活度，及其应用性。

图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I和图4J是根据本公开的一些实施例的处于不同制造阶段的半导体设备封装的横截面视图。已经简化了这些附图中的至少一些附图，以便更好地理解本公开的特征。

参考图4A，提供载板49。载板49上可具有连接层49h。在一些实施例中，连接层49h可为或可包括胶、胶带、具有黏性的金属层等。

参考图4B，导电层12c1形成于载板49上，并藉由连接层49h与载板49连接。在一些实施例中，导电层12c1可藉由电镀或其他合适的方式形成。导电层12c1的图案可藉由光刻胶定义。形成图案化的导电层12c1后再将光刻胶移除。

参考图4C，介电层12d1形成于载板49上，以覆盖导电层12c1。

参考图4D，封装体12m形成于介电层12d1上。封装体12m可通过例如转移模制、压缩模制或任何其它合适的工艺的模制技术形成。

参考图4E，介电层12d3形成于封装体12m上。

参考图4F，导电层12c2形成于介电层12d3上。在一些实施例中，可于形成导电层12c2之前，先形成种子层12s2，接着将导电层12c2形成于种子层12s2上。导电层12c2可藉由电镀或其他合适的方式形成。导电层12c2的图案可藉由光刻胶定义。形成图案化的导电层12c2后再将光刻胶移除。

参考图4G，介电层12d4形成于介电层12d3上，并覆盖导电层12c2。

参考图4H，移除载板49及连接层49h，以暴露导电层12c1及介电层12d1。在部分实施例中，连接层49h可用蚀刻或其他合适的方式移除。

参考图4I，介电层12d2形成于所暴露的导电层12c1及介电层12d1。

参考图4J，单体化工艺可经执行以分离出个别的天线。即，单体化工艺穿过介电层12d1、12d2、12d3、12d4及封装体12m执行。可例如通过使用划片机、激光或其它适当的切割技术进行单体化工艺。在一些实施例中，图4J的天线与图1H中所展现的天线相似，其差异处仅在于图4J的天线并未包含如图1H所展示的种子层12s1。

图5A、图5B、图5C、图5D、图5E、图5F、图5G和图5H是根据本公开的一些实施例的处于不同制造阶段的半导体设备封装的横截面视图。已经简化了这些附图中的至少一些附图，以便更好地理解本公开的特征。

参考图5A，提供载板59。载板59上可具有连接层59h。在一些实施例中，连接层59h可为或可包括胶、胶带、具有黏性的金属层等。介电层12d2形成于载板59上，并藉由连接层59h与载板59连接。种子层12s1接着形成于介电层12d2上。

参考图5B，导电层12c1形成于种子层12s1上。在一些实施例中，导电层12c1可藉由电镀或其他合适的方式形成。导电层12c1的图案可藉由光刻胶定义。形成图案化的导电层12c1后再将光刻胶移除。接着，可利用蚀刻或其他合适的方式将没被导电层12c1所覆盖的种子层移除。

参考图5C，介电层12d1形成于介电层12d2上，以覆盖导电层12c1。

参考图5D，封装体12m形成于介电层12d1上。封装体12m可通过例如转移模制、压缩模制或任何其它合适的工艺的模制技术形成。

参考图5E，介电层12d3形成于封装体12m上。

参考图5E，导电层12c2形成于介电层12d3上。在一些实施例中，可于形成导电层12c2之前，先形成种子层12s2，接着将导电层12c2形成于种子层12s2上。导电层12c2可藉由电镀或其他合适的方式形成。导电层12c2的图案可藉由光刻胶定义。形成图案化的导电层12c2后再将光刻胶移除。

参考图5G，将介电层12d4形成于介电层12d3上，并覆盖导电层12c2。

参考图5H，移除载板59及连接层59h，以暴露介电层12d2。在部分实施例中，连接层59h可用蚀刻或其他合适的方式移除。

参考图5I，单体化工艺可经执行以分离出个别的天线。即，单体化工艺穿过介电层12d1、12d2、12d3、12d4及封装体12m执行。可例如通过使用划片机、激光或其它适当的切割技术进行单体化工艺。在一些实施例中，图5I的天线与图1H中所展现的天线相同。

图6A和图6B是根据本公开的一些实施例的处于不同制造阶段的半导体设备封装的横截面视图。已经简化了这些附图中的至少一些附图，以便更好地理解本公开的方面。在一些实施例中，图6A的步骤可于图5H后执行。

参考图6A，移除一部分的介电层12d4，形成凹槽12r，以暴露部分的导电层12c2。相似地，移除一部分的介电层12d2，形成凹槽12r1，以暴露部分的种子层12s1及导电层12c1。

参考图6B，单体化工艺可经执行以分离出个别的天线。即，单体化工艺穿过介电层12d1、12d2、12d3、12d4及封装体12m执行。可例如通过使用划片机、激光或其它适当的切割技术进行单体化工艺。在一些实施例中，图6B的天线与图1F中所展现的天线相同。

如本公开图4A至图6B所示，天线结构的天线层是藉由图案化导电层(如导电层12c2)所定义。由于导电层12c2是藉由微影工艺所完成。例如，导电层12c2的图案可藉由光刻胶定义，并藉由电镀或其他合适的方式形成导电层12c2。由于导电层12c2的图案、形状、面积较容易控制，因此可增加天线图案设计上的灵活度。此外，以微影工艺所形成的导电层12c2具有较低的粗糙度(小于1微米)，因此以导电层12c2作为天线图案将大幅降低天线损耗，进而增加天线的辐射效率。

图7A、图7B和图7C是根据本公开的一些实施例的处于不同制造阶段的半导体设备封装的示意图。已经简化了这些附图中的至少一些附图，以便更好地理解本公开的方面。根据本公开的一些实施例，图7A、图7B和图7C所展示的步骤可用以制作如图1A所示的半导体设备封装1。

参考图7A，提供衬底10。衬底10可以为例如印刷电路板，如纸基铜箔层压板、复合铜箔层压板或聚合物浸渍的玻璃纤维基铜箔层压板。在一些实施例中，衬底10可以是包含芯层和导电材料和/或结构的多层衬底。例如，衬底10包含芯部分，并且可以属于晶圆类型、面板类型或条带类型。

一或多个天线12放置于衬底10上。天线12可沿着衬底10的一或多个边缘放置。天线12可藉由表面贴装技术(SMT)或其他技术与衬底10连接。在一些实施例中，天线12可为或可包括如图4J、图5I或图6B所展示的天线结构。

参考图7B，电子组件11放置于衬底10上，并与衬底10电连接。在一些实施例中，电子组件11可藉由倒装芯片、接合线或其他方式与衬底10电连接。

参考图7C，封装体13形成于衬底10上，以覆盖天线12及电子组件11。封装体13可通过例如转移模制、压缩模制或任何其它合适的工艺的模制技术形成。

在本文中可以为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“左侧”、“右侧”等空间相对术语来描述如附图所展示的一个组件或特征与另一或多个组件或特征的关系。除了在附图中描绘的朝向之外，空间相对术语还旨在涵盖设备在使用时或运行时的不同朝向。可以以其它方式朝向装置(旋转90度或处于其它朝向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应当理解，当组件被称为“连接到”或“耦合到”另一组件时，其可以直接连接到或耦合到另一组件，或可以存在中间组件。

如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文所公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。

前述内容概述了几个实施例的特征和本公开的详细方面。本公开中所描述的实施例可以容易地用作设计或修改其它工艺和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。

Claims (20)

1.一种天线，其包括：

第一介电层，其具有第一表面及与所述第一表面相对的第二表面；

第一导电层，其位于所述第一介电层的所述第一表面上，所述第一导电层具有馈入端；及

第二介电层，其位于所述第一介电层上，其中所述第二介电层覆盖所述第一导电层的一部分，并暴露所述第一导电层的所述馈入端。

2.根据权利要求1所述的天线，其进一步包括：

封装体，其具有第一表面及与所述第一表面相对的第二表面，所述第一表面与所述第一介电层的所述第二表面接触；及

第三介电层，其位于所述封装体的所述第二表面上。

3.根据权利要求2所述的天线，其进一步包括：

第二导电层，其位于所述第三介电层中，并作为所述天线的接地层；及

第四介电层，其位于所述第三介电层与所述封装体相对的表面上，其中所述第四介电层覆盖所述第二导电层的第一部分，并暴露所述第二导电层的第二部分。

4.根据权利要求3所述的天线，其中所述第二导电层的所述第二部分的宽度小于所述第二导电层的所述第一部分的宽度。

5.根据权利要求3所述的天线，其中所述第二部分包括数个导电垫，所述数个导电垫彼此间隔。

6.根据权利要求5所述的天线，其中所述数个导电垫包括第一导电垫对齐所述馈入端。

7.根据权利要求5所述的天线，其中所述数个导电垫包括：

第二导电垫，其安置于所述第二导电层的所述第一导电垫的第一侧；及

第三导电垫，其安置于所述第二导电层的所述第一导电垫与所述第一侧相对的第二侧。

8.根据权利要求7所述的天线，其进一步包括：

第四导电垫，其安置于所述馈入端的第一侧，并与所述馈入端分离；及

第五导电垫，其安置于所述馈入端与所述第一侧相对的第二侧，并与所述馈入端分离。

9.根据权利要求8所述的天线，其中所述第二导电垫与所述第四导电垫对齐，且所述第三导电垫与所述第五导电垫对齐。

10.根据权利要求3所述的天线，其进一步包括：

衬底，其具有對應所述馈入端及所述第二导电层的所述第二部分的数个接垫，且所述数个接垫分別於所述馈入端及所述第二部分電性連接。

11.根据权利要求10所述的天线，其中所述第二介电层定义沟槽以暴露所述馈入端的側表面，所述衬底包括第一开口以暴露数个接垫的第一接垫，且所述馈入端嵌入所述第一开口。

12.根据权利要求11所述的天线，其中所述第四介电层定义沟槽以暴露所述第二导电层的一部分，所述衬底包括第二开口以暴露数个接垫的第二接垫，且所述第二导电层所暴露的部分嵌入所述第二开口。

13.根据权利要求1所述的天线，其中所述第二介电层具有背对所述第一介电层的第一表面及与所述第一表面垂直的第二表面，其中所述第二介电层的所述第一表面与所述第二介电层的所述第二表面具有不同的粗糙度。

14.一种半导体设备封装，其包括：

衬底；

天线结构，其位于衬底上，所述天线结构具有第一天线图案及与所述第一天线图案分离的第二天线图案，所述第一天线图案与所述于衬的距离大于所述第二天线图案与衬底的距离；及

封装体，其位于所述衬底上，并覆盖所述天线结构。

15.根据权利要求14所述的半导体设备封装，其中所述第一天线图案与所述第二天线图案的电磁波辐射方向与所述衬底实质上平行。

16.根据权利要求14所述的半导体设备封装，其中所述第一天线图案与所述第二天线图案在垂直于所述衬底的方向上至少部分重叠。

17.一种制造天线的方法，所述方法包括：

(a)形成第一介电层；

(b)形成多个第一导电层于所述第一介电层上，各第一导电层互相分离；

(c)形成第二介电层于所述第一介电层上，所述第二介电层覆盖各第一导电层的一部分，并暴露各第一导电层的馈入端；及

(d)执行单体化工艺，以两个相邻第一导电层之间的第一介电层与第二介电层。

18.根据权利要求17所述的方法，于步骤(a)之前，进一步包括：

提供第三介电层；

形成多个第二导电层于所述第三介电层上，各第二导电层互相分离；

形成第四介电层于所述第三介电层上，所述第四介电层覆盖各第二导电层的第一部分，并暴露各第二导电层的第二部分；

形成封装体于所述第四介电层上；及

形成封装体于所述第四介电层上，其中所述第一介电层形成于所述封装体上。

19.根据权利要求18所述的方法，其中

所述第二导电层为所述天线的接地层；且

各第二导电层的第二部分具有第一导电垫、第二导电垫及第三导电垫，其彼此分离。

20.根据权利要求19所述的方法，其中所述操作(c)进一步包括暴露位于各第一导电层的馈入端两侧的第四导电垫与所述第二导电垫实质上对齐及第五导电垫与所述第三导电垫实质上对齐，其中所述第四导电垫、所述第五导电垫与所述馈入端互相分离。

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