CN113053834A - 半导体装置封装及其制造方法 - Google Patents

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Abstract

本公开关于一种半导体装置封装，包含第一电路层和发射装置。所述第一电路层具有第一表面、与所述第一表面相对的第二表面，及在所述第一表面与所述第二表面之间延伸的侧表面。所述发射装置安置于所述第一电路层的所述第二表面上。所述发射装置具有面向所述第一电路层的所述第二表面的第一表面、与所述第一表面相对的第二表面，及在所述第一表面与所述第二表面之间延伸的侧表面。所述发射装置具有安置于所述发射装置的所述第二表面上的导电图案。所述发射装置的所述侧表面和所述第一电路层的所述侧表面不连续。

Description

半导体装置封装及其制造方法
技术领域
本公开涉及一种半导体装置封装及其制造方法，且更具体地说，涉及一种包含天线的半导体装置封装及其制造方法。
背景技术
例如手机等无线通信装置通常包含用于发射和接收射频(RF)信号的天线。类似地，无线通信装置包含各自安置在电路板的不同部分上的天线和通信模块。根据类似的方法，单独地制造天线及通信模块，并在将天线及通信模块放置在电路板上之后将其电连接到一起。因此，两个组件可能招致单独的制造成本。此外，可能难以减小无线通信装置的大小以获得适合的紧凑型产品设计。为了减小成本和封装大小，提供封装中天线(Antenna-in-Package，AiP)途径。一般来说，在AiP系统中普遍使用有机衬底。然而，归因于有机衬底的工艺限制，难以实现细间距(小于15/15μm)，且有机衬底的厚度相对较厚，这将阻碍AiP系统的小型化。
发明内容
根据本公开的一些实施例，半导体装置封装包含第一电路层和发射装置。第一电路层具有第一表面、与第一表面相对的第二表面，及在第一表面与第二表面之间延伸的侧表面。发射装置安置于第一电路层的第二表面上。发射装置具有面向第一电路层的第二表面的第一表面、与第一表面相对的第二表面，及在第一表面与第二表面之间延伸的侧表面。发射装置具有安置于发射装置的第二表面上的导电图案。发射装置的侧表面和第一电路层的侧表面不连续。
根据本公开的一些实施例，半导体装置封装包含构建电路、粘合层，及发射装置。构建电路具有第一表面和与第一表面相对的第二表面。构建电路具有第一导电图案和覆盖第一导电图案的一部分的介电层。第一导电图案的下表面和介电层的下表面与构建电路的第一表面共面。粘合层安置于第一导电图案上。粘合层具有背对第一导电图案的第一表面。发射装置安置于粘合层的第一表面上。发射装置具有背对第一电路的第一表面。发射装置具有安置于发射装置的第一表面上的第二导电图案。
根据本公开的一些实施例，一种制造光模块的方法包含：(a)提供载体；(b)在载体上形成第一电路层；(c)在第一电路层的第一表面上形成第一组导电柱；(d)去除载体以暴露与第一电路层的第一表面相对的第一电路层的第二表面；及(e)将发射装置安置于第一电路层的第二表面上，所述发射装置具有安置于发射装置的背对第一电路层的表面上的导电图案。
附图说明
图1说明根据本公开的一些实施例的半导体装置封装的截面图。
图2说明根据本公开的一些实施例的半导体装置封装的截面图。
图3说明根据本公开的一些实施例的半导体装置封装的横截面图。
图4说明根据本公开的一些实施例的半导体装置封装的截面图。
图5A说明根据本公开的一些实施例的半导体装置封装的截面图。
图5B说明根据本公开的一些实施例的半导体装置封装的截面图。
图5C说明根据本公开的一些实施例的半导体装置封装的截面图。
图5D说明根据本公开的一些实施例的半导体装置封装的截面图。
图6说明根据本公开的一些实施例的半导体装置封装的截面图。
图7说明根据本公开的一些实施例的半导体装置封装的截面图。
图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H和图8I说明根据本公开的一些实施例的半导体制造方法。
图9A、图9B和9C说明根据本公开的一些实施例的半导体制造方法。
图10A、图10B、图10C、图10D、图10E、图10F、图10G和图10H说明根据本公开的一些实施例的半导体制造方法。
贯穿附图和具体实施方式使用共用参考标号来指示相同或类似组件。根据以下结合附图的详细描述将容易理解本公开。
具体实施方式
图1说明根据本公开的一些实施例的半导体装置封装1的截面图。半导体装置封装1包含载体10、电路层11、13、14、互连结构12a、12b、电子组件15、电触点16和封装体17、18和19。
在一些实施例中，载体10可以是或包含玻璃衬底。在一些实施例中，载体10可以是或包含其上安置有一或多个发射组件(例如，天线、发光装置、传感器等)的发射装置。载体10可包含导电衬垫、迹线和互连件(例如通孔)。在一些实施例中，载体10可包含透明材料。在一些实施例中，载体10可包含不透明材料。载体10包含具有小于约5的介电常数(Dk)的材料。载体10包含具有小于大约3的Dk的材料。载体10包含具有小于大约0.005的损耗角正切或耗散因子(Df)的材料。载体10包含具有小于大约0.003的损耗角正切或Df的材料。载体10具有表面101、与表面101相对的表面102和在表面101与表面102之间延伸的侧表面103。相较于有机衬底，控制玻璃载体的厚度更容易，这可有助于半导体装置封装1的小型化。在一些实施例中，载体10的厚度是约400μm。在一些实施例中，载体10的热膨胀系数(CTE)在约0.5到约13的范围内。在一些实施例中，载体10的CTE在约3.6到约8.5的范围内。
导电层10p安置在载体10的表面102上。在一些实施例中，导电层10p限定图案化天线，例如定向天线、全向天线、天线阵列。举例来说，导电层10p限定贴片天线。导电层10p是或包含导电材料，例如金属或金属合金。导电材料的实例包含金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、其它金属或合金，或其中的两个或更多个的组合。在一些实施例中，导电层10p可替换为一或多个发光装置或传感器。
电路层11(或构建电路)具有背离载体10的表面111、与表面111相对的表面112，及在表面111与表面112之间延伸的侧表面113。载体10安置于电路层11的表面112上。载体10通过粘合层10a(例如，裸片附接膜，DAF)连接到电路层11的表面112。载体10与电路层11间隔开。举例而言，载体10的表面101与电路层11的表面112之间存在一定距离(例如，粘合层10a的厚度)。在一些实施例中，电路层11的侧表面113和载体10的侧表面103非共面或不连续。举例来说，载体10的侧表面103从电路层11的侧表面113凹入。举例来说，载体10的宽度小于电路层11的宽度。
电路层11包含一或多个导电层(例如重布层，RDL)11c和一或多个介电层11d。导电层11c的一部分由介电层11d覆盖或包封，而导电层11c的另一部分从介电层11d暴露以提供电连接。在一些实施例中，导电层11c的暴露部分嵌入于粘合层10a内。举例来说，安置于电路层11的表面112上的导电层11c的部分安置在粘合层10a内。在一些实施例中，导电层11c可以是或包含一或多个天线图案、发光装置、传感器等。
在一些实施例中，介电层11d可包含预浸复合纤维(例如，预浸体)、硼磷硅玻璃(BPSG)、氧化硅、氮化硅、氮氧化硅、未掺杂的硅玻璃(USG)、其中的两者或更多者的任何组合，等等。预浸体的实例可包含(但不限于)通过堆叠或层压许多预浸材料/片材而形成的多层结构。在一些实施例中，取决于设计规格，可存在任何数目个导电层11c。在一些实施例中，导电层11c由Au、Ag、Cu、Pt、Pd或其合金形成，或包含Au、Ag、Cu、Pt、Pd或其合金。
封装体17安置于电路层11的表面112上。封装体17覆盖载体10和导电层10p。封装体覆盖载体10的表面102和侧表面103以及粘合层10a的侧表面。在一些实施例中，封装体17具有与电路层11的侧表面113大体上共面的侧表面173。载体10的侧表面103从封装体17的侧表面173凹入。举例来说，载体10的侧表面103与封装体17的侧表面173之间存在距离。在一些实施例中，封装体17包含具有填充剂的环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚类化合物或材料、包含分散在其中的硅酮的材料，或其组合。
一或多个互连结构12a(例如导电柱或导电元件)安置在电路层11的表面111上。互连结构12a电连接到电路层11(即，电连接到从介电层11d暴露的导电层11c)。在一些实施例中，互连结构12a限定天线结构。互连结构12a是或包含例如金属或金属合金的导电材料。导电材料的实例包含Au、Ag、Cu、Pt、Pd或其合金。
封装体18安置于电路层11的表面111上。封装体18覆盖互连结构12a。在一些实施例中，封装体18具有与电路层11的侧表面113大体上共面的侧表面183。在一些实施例中，封装体18包含具有填充剂的环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚类化合物或材料、包含分散在其中的硅酮的材料，或其组合。
电路层13(或构建电路)安置在封装体18上。电路层13具有介电层13d和导电层13c。在一些实施例中，介电层13d可包含与介电层11d相同的材料。替代地，介电层13d和介电层11d可包含不同材料。导电层13c安置于介电层11d的面向电路层11的表面上。导电层13c由封装体18覆盖或包封。导电层13c电连接到互连结构12a。导电层13c与互连结构12a接触。在一些实施例中，取决于设计规格，可存在任何数目个导电层13c。
一或多个互连结构12b(例如导电柱或导电元件)安置在电路层13的背对电路层11的表面上。互连结构12b电连接到电路层13。互连结构12b是或包含例如金属或金属合金的导电材料。导电材料的实例包含Au、Ag、Cu、Pt、Pd或其合金。
封装体19安置在电路层13的背对电路层11的表面上。封装体19覆盖互连结构12b和电子组件15。在一些实施例中，封装体19具有与电路层13的侧表面大体上共面的侧表面。在一些实施例中，封装体19包含具有填充剂的环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚类化合物或材料、包含分散在其中的硅酮的材料，或其组合。
电路层14(或构建电路)安置在封装体19上。电路层14具有介电层14d和导电层14c。在一些实施例中，介电层14d可包含与介电层11d相同的材料。替代地，介电层14d和介电层11d可包含不同材料。导电层13c安置在介电层14d的背对电路层13的表面上。导电层14c电连接到互连结构12b。在一些实施例中，取决于设计规格，可存在任何数目个导电层14c。
电子组件15安置在电路层14的面向电路层13的表面上。电子组件15可以是主动电子组件，例如集成电路(IC)芯片或裸片。电子组件15具有通过粘着层15a(例如DAF)接合或附接到电路层14的表面的背侧表面。电子组件15具有面向电路层13并且通过互连结构15c(例如，导电柱)电连接到电路层13的主动表面。
电触点16安置在从介电层14d暴露的导电层14c上。在一些实施例中，电触点16可包含焊料或其它合适的材料。
在一些实施例中，载体10的侧表面103可与电路层11的侧表面113共面。举例来说，载体10的侧表面103从封装体17暴露。这类结构可通过以下步骤形成：(i)提供玻璃晶片；(ii)在玻璃晶片上形成电路层11、13、14、互连结构12a、12b和封装体17、18、19和电子组件15；和(iii)穿过电路层11、13、14、封装体17、18、19和载体晶片执行单体化。为了满足天线结构的性能需要，玻璃晶片应选择具有相对较低Dk(例如小于5)的材料。然而，具有相对较低的Dk的玻璃晶片也将具有相对较低的CTE(例如小于13)。归因于玻璃晶片与封装体17之间的CTE失配(例如封装体通常具有大于20的CTE)，将出现翘曲问题。随着玻璃晶片的大小增加，翘曲问题变得更加严重，这可引起玻璃晶片开裂或损坏。
根据如图1中所展示的实施例，载体10的侧表面103从电路层11的侧表面111凹入。此结构可通过以下步骤(详细操作将随后描述)形成：(i)对玻璃晶片执行单体化以将玻璃晶片分割成多个玻璃载体(例如，如图1中所展示的载体10)；(ii)形成电路层11、13、14、互连结构12a、12b和封装体17、18、19和电子组件15；及(iii)通过粘合层10a将载体10附接于电路层11上。由于分割后的玻璃载体的大小比玻璃晶片的大小小得多，所以可明显减轻翘曲问题。另外，由于不必选择具有接近封装体17的CTE的较高CTE的载体10的材料，因此可选择具有较低CTE(还具有较低Dk)的材料作为载体10。这将增强半导体装置封装1的天线结构的性能。此外，载体10的厚度也可减小，这将促进半导体装置封装1的小型化。
图2说明根据本公开的一些实施例的半导体装置封装2的截面图。半导体装置封装2类似于如图1中所展示的半导体装置封装1，且其间的一个差异在于在图2中，粘合层10a的宽度大于载体10的宽度。举例来说，粘合层10a的侧表面与电路层11的侧表面113大体上共面。举例来说，载体10的侧表面103从粘合层10a的侧表面凹入。这在制造过程期间将提高载体10与电路层11之间的对准的精确度。
图3说明根据本公开的一些实施例的半导体装置封装3的截面图。半导体装置封装3类似于如图1中所展示的半导体装置封装1，且下文描述其间的差异。
电子组件15安置在电路层13的背对电路层11的表面上。电子组件15的主动表面面向电路层13。电子组件15通过电触点(例如焊料球)电连接到电路层13(例如电连接到导电层13c)，且电连接可通过例如倒装芯片技术来实现。
图4说明根据本公开的一些实施例的半导体装置封装4的截面图。半导体装置封装4类似于如图1中所展示的半导体装置封装1，且下文描述其间的差异。
电子组件15安置在电路层13的背对电路层11的表面上。电子组件15的背侧表面通过粘合层15a连接到电路层13。电子组件15通过互连结构15c(例如，Cu柱)电连接到电路层14(例如，电连接到导电层14c)。
图5A说明根据本公开的一些实施例的半导体装置封装5A的截面图。半导体装置封装5A类似于如图1中所展示的半导体装置封装1，且下文描述其间的差异。
在图5A中，省略封装体17。保护层(或保护膜)57安置于载体10的表面102上以覆盖导电层10p。在一些实施例中，保护层57的宽度与载体10的宽度大体上相同。举例来说，保护层57的侧表面与载体10的侧表面103大体上共面。根据图5A的实施例，用保护层57替换封装体(例如，模制化合物)可减少用于制造半导体装置封装5A的时间和成本。另外，半导体装置封装5A的厚度也可减小。
图5B说明根据本公开的一些实施例的半导体装置封装5B的截面图。半导体装置封装5B类似于如图5A中所展示的半导体装置封装5A，且其间的一个差异在于粘合层10a的宽度大于载体10的宽度。举例来说，粘合层10a的侧表面与电路层11的侧表面113大体上共面。举例来说，载体10的侧表面103从粘合层10a的侧表面凹入。这在制造过程期间将提高载体10与电路层11之间的对准的精确度。
图5C说明根据本公开的一些实施例的半导体装置封装5C的截面图。半导体装置封装5C类似于如图1中所展示的半导体装置封装1，且下文描述其间的差异。
在图5C中，省略封装体17。保护层(或保护膜)58覆盖电路层11的表面112、载体10的侧表面103和表面102。保护层58具有与电路层11的侧表面113共面的第一侧表面和从所述第一侧表面凹入的第二侧表面。
图5D说明根据本公开的一些实施例的半导体装置封装5D的截面图。半导体装置封装5D类似于如图5C中所展示的半导体装置封装5C，且其间的一个差异在于粘合层10a的宽度大于载体10的宽度。举例来说，粘合层10a的侧表面与电路层11的侧表面113大体上共面。举例来说，载体10的侧表面103从粘合层10a的侧表面凹入。这在制造过程期间将提高载体10与电路层11之间的对准的精确度。
图6说明根据本公开的一些实施例的半导体装置封装6的截面图。半导体装置封装6类似于如图3中所展示的半导体装置封装3，且下文描述其间的差异。
半导体装置封装6可包含两个部分6A和6B。部分6A包含介电层13b、封装体19、电子组件15、电路层14和互连结构12b。部分6B包含介电层13a、封装体17、18、电路层11和载体10。部分6A和部分6B可分别制造且接着通过电触点61s(例如焊料球)彼此连接。这将提高半导体装置封装6的良品率。在一些实施例中，底胶61h可安置于部分6A与部分6B之间以覆盖电触头61s。在一些实施例中，部分6A的宽度与部分6B的宽度相同。替代地，取决于设计规格，部分6A的宽度可大于或小于部分6B的宽度。
图7说明根据本公开的一些实施例的半导体装置封装7的截面图。半导体装置封装7类似于如图3中所展示的半导体装置封装3，且下文描述其间的差异。
在图7中，导电层11c与粘合层10a间隔开。举例来说，导电层11c并不如图3中所展示嵌入有粘合层10a。导电层11c可通过介电层11d2(或钝化层)与粘合层10a分离。在一些实施例中，导电层11c的面向载体10的表面与介电层11d1的面向载体10的表面(例如，最底部表面)大体上共面。在一些实施例中，半导体装置封装7可进一步包含安置于载体10的表面102上以覆盖导电层10p的保护层10f(或保护膜)。
图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H和图8I说明根据本公开的一些实施例的半导体制造方法。在一些实施例中，图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H和图8I中的方法可用于制造图1中的半导体装置封装1。
参考图8A，提供载体89。包含导电层14c和介电层14d的电路层14形成于载体89上。互连结构12b接着形成于电路层14上以电连接到电路层14。介电层13d通过例如(但不限于)光刻技术形成。在一些实施例中，互连结构12b可通过例如(但不限于)镀敷技术形成。
参考图8B，电子组件15安置于电路层14上。在一些实施例中，电子组件15的背侧表面通过粘合层15a附接到电路层14。互连结构15c接着形成于电子组件15的主动表面上以电连接到电子组件15。
参考图8C，封装体19形成于电路层14上以覆盖互连结构12b、15c和电子组件15。在一些实施例中，可形成封装体19以完全覆盖互连结构12b、15c和电子组件15。通过例如研磨或任何其它合适的技术来去除封装体19的一部分以暴露互连结构12b和15c的顶部部分用于电连接。在一些实施例中，通过例如通过传递模制技术、压缩技术或任何其它合适的技术来形成封装体19。
参考图8D，包含导电层13c和介电层13d的电路层13形成于封装体19上且电连接到从封装体19暴露的互连结构12b和15c。互连结构12a接着形成于电路层13上以电连接到电路层13。介电层13d通过例如(但不限于)光刻技术形成。在一些实施例中，互连结构12a可通过例如(但不限于)镀敷技术形成。
参考图8E，封装体18形成于电路层13上以覆盖互连结构12a。在一些实施例中，可形成封装体18以完全覆盖互连结构12a。通过例如研磨或任何其它合适的技术来去除封装体18的一部分以暴露互连结构12a的顶部部分用于电连接。在一些实施例中，通过例如通过传递模制技术、压缩技术或任何其它合适的技术来形成封装体18。
参考图8F，包含导电层11c和介电层11d的电路层11形成于封装体18上且电连接到从封装体18暴露的互连结构12a。介电层11d通过例如(但不限于)光刻技术形成。
参考图8G，其上具有导电层10p的载体10安置于电路层11上。在一些实施例中，载体10通过粘合层10a附接到电路层11。在一些实施例中，载体10可通过执行单体化以将玻璃晶片分割成包含载体10的多个玻璃载体而形成。
参考图8H，封装体17形成于电路层11上以覆盖载体10和导电层10p。在一些实施例中，通过例如通过传递模制技术、压缩技术或任何其它合适的技术来形成封装体17。在一些实施例中，封装体17可通过形成如图5A、5B、5C或5D中所展示的保护层57或58而经替换。
参考图8I，从电路层14去除载体89以暴露导电层14c。接着将电触点16安置在从介电层14d暴露的导电层14c上。
图9A、图9B和图9C说明根据本公开的一些实施例的半导体制造方法。在一些实施例中，图9A、图9B和图9C中的方法可用以制造图2中的半导体装置封装2。可在图8F中的操作之后进行图9A中的操作。图9A、9B和9C中的操作类似于图8G、8H和8I中的操作，且其间的一个差异在于在图9A中，粘合层10A的宽度大于载体10的宽度。
图10A、图10B、图10C、图10D、图10E、图10F、图10G和图10H说明根据本公开的一些实施例的半导体制造方法。在一些实施例中，图10A、图10B、图10C、图10D、图10E、图10F、图10G和图10H中的方法可用于制造图7中的半导体装置封装7。
参考图10A，提供载体109。包含导电层11c和介电层11d1、11d2的电路层11形成于载体109上。互连结构12a接着形成于电路层11上以电连接到电路层11。介电层11d1和11d2通过例如(但不限于)光刻技术形成。在一些实施例中，互连结构12a可通过例如(但不限于)镀敷技术形成。封装体18接着形成于电路层11上以覆盖互连结构12a。在一些实施例中，通过例如通过传递模制技术、压缩技术或任何其它合适的技术来形成封装体18。
参考图10B，从电路层11去除载体109以暴露介电层11d2。载体10如图10C中所展示安置于电路层11上。在一些实施例中，载体10通过粘合层10a附接到电路层11。载体10具有安置其上的导电层10p，且保护层10f覆盖所述导电层10p。在一些实施例中，载体10可通过执行单体化以将玻璃晶片分割成包含载体10的多个玻璃载体而形成。
参考图10D，封装体17形成于电路层11上以覆盖载体10。在一些实施例中，通过例如通过传递模制技术、压缩技术或任何其它合适的技术来形成封装体17。在一些实施例中，封装体17可通过形成如图5A、5B、5C或5D中所展示的保护层57或58而经替换。
参考图10E，通过例如研磨或任何其它合适的技术来去除封装体18的一部分以暴露互连结构18的顶部部分用于电连接。
参考图10F，包含导电层13c和介电层13d的电路层13形成于封装体18上且电连接到从封装体18暴露的互连结构12a。介电层13d通过例如(但不限于)光刻技术形成。
参考图10G，互连结构12b形成于电路层13上以电连接到电路层13。在一些实施例中，互连结构12b可通过例如(但不限于)镀敷技术形成。接着电子组件15通过例如倒装芯片或任何其它合适的技术安置于电路层13上。在一些实施例中，电子组件15的主动表面通过电触点(例如，焊料球)连接到电路层13。
参考图10H，封装体19形成于电路层13上以覆盖互连结构12b和电子组件15。互连结构12b的顶部部分从封装体19暴露以用于电连接。在一些实施例中，通过例如通过传递模制技术、压缩技术或任何其它合适的技术来形成封装体19。包含导电层14c和介电层14d的电路层14形成于封装体19上且电连接到从封装体19暴露的互连结构12b。介电层14d通过例如(但不限于)光刻技术形成。接着将电触点16安置在从介电层14d暴露的导电层14c上。
如本文中所使用，术语“大体上”、“大体”、“大致”和“约”用于表示和解释小的变化。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。作为另一实例，膜或层的厚度“大体上均匀”可指膜或层的平均厚度具有小于或等于±10％的标准偏差，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。术语“大体上共面”可指沿同一平面定位的在数微米内的两个表面，如沿同一平面定位的在40μm内、30μm内、20μm内、10μm内或1μm内。如果两个表面或组件之间的角为例如90°±10°，例如，±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°，那么两个表面或组件可被认为“大体上垂直”。当结合事件或情况使用时，术语“大体上”、“大体”、“大致”和“约”可指事件或情况精确出现的例子，以及事件或情况非常近似出现的例子。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
如本文所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代传递电流的能力。导电材料通常指示呈现对于电流流动的极少或零对抗的那些材料。导电性的一个量度是西门子/米(S/m)。通常，导电材料为导电率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度而改变。除非另外指定，否则材料的电导率是在室温下测量。
此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述及说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书定义的本公开的真实精神和范围。所述说明可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本公开的其它实施例。说明书和附图应视为说明性的而不是限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有所述修改都既定在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (20)

1.一种半导体装置封装，其包括：
第一电路层，其具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧表面；及
发射装置，其安置于所述第一电路层的所述第二表面上，所述发射装置具有面向所述第一电路层的所述第二表面的第一表面、与所述第一表面相对的第二表面，及
在所述第一表面与所述第二表面之间延伸的侧表面，所述发射装置具有安置于所述发射装置的所述第二表面上的导电图案，
其中所述发射装置的所述侧表面和所述第一电路层的所述侧表面不连续。
2.根据权利要求1所述的半导体装置封装，其中所述发射装置的所述侧表面从所述第一电路层的所述侧表面凹入。
3.根据权利要求1所述的半导体装置封装，其中所述发射装置的宽度小于所述第一电路层的宽度。
4.根据权利要求1所述的半导体装置封装，其进一步包括安置在所述第一电路层的所述第二表面与所述发射装置的所述第一表面之间的粘合层。
5.根据权利要求4所述的半导体装置封装，其中所述粘合层具有与所述发射装置的所述侧表面大体上共面的侧表面。
6.根据权利要求4所述的半导体装置封装，其中所述粘合层具有与所述第一电路层的所述侧表面大体上共面的侧表面。
7.根据权利要求4所述的半导体装置封装，其中
所述第一电路层具有导电层和覆盖所述导电层的第一部分且暴露所述导电层的第二部分的介电层，且
所述导电层的第二部分至少部分地由所述粘合层覆盖。
8.根据权利要求1所述的半导体装置封装，其进一步包括：
第一组导电柱，其安置于所述第一电路层的所述第一表面上；及
第一封装体，其安置于所述第一电路层的所述第一表面上且覆盖所述第一组导电柱。
9.根据权利要求8所述的半导体装置封装，其进一步包括：
第二电路层，其安置于所述第一封装体上；
第二组导电柱，其安置于所述第二电路层上；及
第二封装体，其安置于所述第二电路层上且覆盖所述第二组导电柱。
10.根据权利要求9所述的半导体装置封装，其进一步包括安置于所述第二电路层上的电子组件，所述电子组件具有面向所述第二电路层且电连接到所述第二电路层的主动表面。
11.根据权利要求9所述的半导体装置封装，其进一步包括：
第三电路层，其安置于所述第二封装体上；及
电子组件，其安置于所述第三电路层的面向所述第二电路层的表面上，所述电子组件具有面向所述第二电路层且电连接到所述第二电路层的主动表面。
12.根据权利要求4所述的半导体装置封装，其进一步包括安置于所述第一电路层的所述第二表面上且覆盖所述发射装置的侧表面的保护层。
13.根据权利要求12所述的半导体装置封装，其中所述保护层覆盖所述粘合层的所述侧表面。
14.一种半导体装置封装，其包括：
构建电路，其具有第一表面和与所述第一表面相对的第二表面，所述构建电路具有第一导电图案和覆盖所述第一导电图案的一部分的介电层，其中所述第一导电图案的下表面和所述介电层的下表面与所述构建电路的所述第一表面共面；
粘合层，其安置于第一导电图案上，所述粘合层具有背对所述第一导电图案的第一表面；及
发射装置，其安置于所述粘合层的所述第一表面上，所述发射装置具有背对所述第一电路的第一表面，所述发射装置具有安置于所述发射装置的所述第一表面上的第二导电图案。
15.根据权利要求14所述的半导体装置封装，其中所述发射装置的侧表面从所述构建电路的侧表面凹入。
16.根据权利要求14所述的半导体装置封装，其进一步包括安置于所述构建电路的所述第一表面上且覆盖所述发射装置和所述粘合层的保护层。
17.根据权利要求14所述的半导体装置封装，其中所述第一导电图案通过钝化层与所述粘合层间隔开。
18.一种制造光模块的方法，所述方法包括：
(a)提供载体；
(b)在所述载体上形成第一电路层；
(c)在所述第一电路层的第一表面上形成第一组导电柱；
(d)去除所述载体以暴露与所述第一电路层的所述第一表面相对的所述第一电路层的第二表面；及
(e)将发射装置安置于所述第一电路层的所述第二表面上，所述发射装置具有安置于所述发射装置的背对所述第一电路层的表面上的导电图案。
19.根据权利要求18所述的方法，其中所述发射装置通过粘合层连接到所述第一电路层。
20.根据权利要求18所述的方法，其进一步包括(f)在所述第一电路层的所述第一表面上形成封装体以覆盖所述发射装置的侧表面。
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