CN113451229A - 半导体设备封装和其制造方法 - Google Patents

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Abstract

本公开提供了一种半导体设备封装。所述半导体设备封装包含天线层、第一电路层和第二电路层。所述天线层具有第一热膨胀系数CTE。所述第一电路层安置在所述天线层之上。所述第一电路层具有第二CTE。所述第二电路层安置在所述天线层之上。所述第二电路层具有第三CTE。所述第一CTE与所述第二CTE之间的差值小于所述第一CTE与所述第三CTE之间的差值。

Description

半导体设备封装和其制造方法
技术领域
本公开总体上涉及一种半导体设备封装和其制造方法，并且涉及一种包含天线的半导体设备封装。
背景技术
具有用于信号(例如，射频(RF)信号)发射的天线的一或多个半导体设备封装可以包含天线层和电连接到所述天线层的RF路由层。为了提高天线层的辐射效率，天线层通常具有介电常数(Dk)和损耗角正切或耗散因子(Df)相对较低的衬底，所述衬底与RF路由层的衬底不同。这种不平衡的结构将在制造工艺期间引起翘曲问题，所述翘曲问题可能导致半导体设备封装的故障。
发明内容
在一或多个实施例中，一种半导体设备封装包含天线层、第一电路层和第二电路层。所述天线层具有第一热膨胀系数(CTE)。所述第一电路层安置在所述天线层之上。所述第一电路层具有第二CTE。所述第二电路层安置在所述天线层之上。所述第二电路层具有第三CTE。所述第一CTE与所述第二CTE之间的差值小于所述第一CTE与所述第三CTE之间的差值。
在一或多个实施例中，一种半导体设备封装包含衬底、第一电路层和第二电路层。所述衬底具有第一表面和与所述第一表面相反的第二表面。所述第一电路层安置在所述衬底的所述第一表面上。所述第一电路层具有第一导电层和至少部分地覆盖所述第一导电层的第一介电层。所述第二电路层安置在所述衬底的所述第一表面上。所述第二电路层具有第二导电层和至少部分地覆盖所述第二导电层的第二介电层。所述第一介电层的介电常数(Dk)小于所述第二介电层的Dk。
在一或多个实施例中，一种制造半导体设备封装的方法包含：(a)提供天线衬底，所述天线衬底具有第一表面和与所述第一表面相反的第二表面；(b)在所述衬底的所述第一表面上连接第一电路层；(c)在所述衬底的所述第一表面上连接第二电路层；以及(d)形成封装体，以覆盖所述第一电路层和所述第二电路层，其中所述封装体进一步在所述第一电路层与所述第二层之间延伸。
附图说明
当与附图一起阅读以下详细描述时，可以根据以下详细描述容易地理解本公开的各方面。应当注意的是，各种特征可能不一定按比例绘制。为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。
图1A展示了根据本公开的一些实施例的半导体设备封装的横截面视图。
图1B展示了根据本公开的一些实施例的半导体设备封装的俯视图。
图1C展示了根据本公开的一些实施例的半导体设备封装的俯视图。
图1D展示了根据本公开的一些实施例的半导体设备封装的俯视图。
图2A展示了根据本公开的一些实施例的半导体设备封装的横截面视图。
图2B展示了根据本公开的一些实施例的半导体设备封装的俯视图。
图2C展示了根据本公开的一些实施例的半导体设备封装的俯视图。
图2D展示了根据本公开的一些实施例的半导体设备封装的俯视图。
图2E展示了根据本公开的一些实施例的半导体设备封装的横截面视图。
图3展示了根据本公开的一些实施例的半导体设备封装的横截面视图。
图4A展示了根据本公开的一些实施例的半导体设备封装的横截面视图。
图4B展示了根据本公开的一些实施例的半导体设备封装的横截面视图。
图5A、图5B、图5C和图5D展示了根据本公开的一些实施例的制造半导体设备封装的方法的一或多个阶段。
图6A、图6B和图6C展示了根据本公开的一些实施例的制造半导体设备封装的方法的一或多个阶段。
贯穿附图和详细描述，使用了共同的附图标记来指示相同或类似的元件。根据以下结合附图进行的详细描述，本公开将更加明显。
具体实施方式
以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述了组件和布置的具体实例。当然，这些仅仅是实例并且不旨在是限制性的。在本公开中，对在第二特征之上或上形成第一特征的引用可以包含将第一特征和第二特征被形成为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成另外的特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰起见并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定上下文中具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。
图1A展示了根据本公开的一些实施例的半导体设备封装1的横截面视图。半导体设备封装1包含衬底10、天线层11、电路层12、13、电子组件14和封装体15。
衬底10具有表面101和与表面101相反的表面102。衬底10可以为例如印刷电路板，如纸基铜箔层压板、复合铜箔层压板或聚合物浸渍的玻璃纤维基铜箔层压板。在一些实施例中，衬底10可以是包含芯层和导电材料和/或结构的多层衬底。例如，衬底10包含芯部分，并且可以属于晶圆类型、面板类型或条带类型。衬底10可以包含一或多个导电层10p1、10p2，所述导电层靠近衬底10的两个表面(例如，表面101和102)、邻近所述表面或嵌入在所述表面中并且暴露在所述表面处。在一些实施例中，衬底10包含穿透衬底10的通孔10v，以将导电层10p1与导电层10p2电连接。在一些实施例中，保护层10d(例如，调平层)可以安置在衬底10的表面101上以覆盖导电层10p1。例如，导电层10p1的侧面和上表面可以被保护层10d覆盖并且与所述保护层接触。
在一些实施例中，衬底10或衬底10的一部分和天线层11可以充当天线区域。在一些实施例中，衬底10的通孔10v可以充当天线区域的馈电通孔(或馈电端口)。衬底10的厚度可以充当用于由天线区域发射或从天线区域接收的RF信号的谐振器(或谐振腔)的高度。
天线层11安置在衬底10的表面102上。在一些实施例中，天线层11与衬底10接触。例如，天线层11与衬底10的表面102接触。天线层11包含一或多个导电层11c1、11c2和一或多个介电层11d。导电层11c的一部分由介电层11d覆盖或包封，而导电层11c的另一部分从介电层11d暴露。在一些实施例中，介电层11d可以覆盖衬底10的导电层10p2。例如，导电层10p2与介电层11d接触。在一些实施例中，导电层11c1、11c2限定或包含天线方向图。导电层11c1、11c2可以电磁耦合到衬底10(例如，耦合到导电层10p2)以进行信号传输。在一些实施例中，保护层11s(例如，阻焊剂)以背对衬底10的方式安置在介电层11d的表面上，以覆盖导电层11c2的一部分。
在一些实施例中，介电层11d可以包含预浸渍复合纤维(例如，预浸料)、硼磷硅酸盐玻璃(BPSG)、氧化硅、氮化硅、氧氮化硅、未掺杂硅酸盐玻璃(USG)、其中两种或两种以上的任何组合等。预浸料的实例可以包含但不限于通过堆叠或层压多种预浸渍材料/片材而形成的多层结构。在一些实施例中，导电层11c1、11c2是或包含如金属或金属合金等导电材料。导电材料的实例包含金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、一或多种其它金属或一或多种合金或其中两种或两种以上的组合。根据不同的设计规格，可以存在任何数量的介电层11d和导电层11c1、11c2。
电路层12安置在衬底10的表面101上。在一些实施例中，电路层12通过粘性层10h(例如，带或管芯附接膜(DAF))连接到保护层10d。电路层12包含一或多个导电层12c和一或多个介电层12d。导电层12c的一部分由介电层12d覆盖或包封，而导电层12c的另一部分从介电层12d暴露。在一些实施例中，电路层12可以包含导电通孔12v(例如，通孔)，所述导电通孔穿透介电层12d、粘性层10h和保护层10d，以电连接到导电层10p1。例如，导电通孔12v与导电层10p1接触。在一些实施例中，导电层12c限定或包含天线方向图。导电层12c可以通过导电通孔12v电连接到衬底10(例如，电连接到导电层10p1)以进行信号传输。
在一些实施例中，介电层12d可以包含预浸渍复合纤维(例如，预浸料)、BPSG、氧化硅、氮化硅、氧氮化硅、USG、其中两种或两种以上的任何组合等。预浸料的实例可以包含但不限于通过堆叠或层压多种预浸渍材料/片材而形成的多层结构。在一些实施例中，介电层12d和介电层11d可以包含相同的材料。可替代地，介电层12d和介电层11d可以包含不同的材料。在一些实施例中，导电层12c和导电通孔12v是或包含如金属或金属合金等导电材料。导电材料的实例包含Au、Ag、Cu、Pt、Pd、一或多种其它金属或一或多种合金或其中两种或两种以上的组合。根据不同的设计规格，可以存在任何数量的介电层12d和导电层12c。
在一些实施例中，如图1A所示，由虚线正方形包围的衬底10的天线层11的一部分和导电层10p2的一部分可以限定天线A1，并且由另一虚线正方形包围的天线层11的另一部分和电路层12可以限定另一天线A2。在一些实施例中，天线A1和天线A2可以包含不同类型的天线。可替代地，天线A1和天线A2可以包含相同类型的天线。在一些实施例中，天线A1和天线A2可以包含不同的操作频率或带宽。可替代地，天线A1和天线A2可以包含相同的操作频率或带宽。
电路层13(或路由层)安置在衬底10的表面101上。电路层13安置成邻近电路层12。例如，如图1B(其展示了如图1A中所示的根据本公开的一些实施例的半导体设备封装1的俯视图)所示，电路层13和电路层12并排安置在衬底10的表面101上。例如，如图1C(其展示了如图1A中所示的根据本公开的一些实施例的半导体设备封装1的俯视图)所示，电路层12围绕电路层13。例如，如图1D(其展示了如图1A中所示的根据本公开的一些实施例的半导体设备封装1的俯视图)所示，电路层13安置在电路层12之间。换句话说，电路层13夹置于电路层12中间。在一些实施例中，电路层12和电路层13相对于衬底10(或天线层11)安置在同一高度处。
参考图1A，电路层13通过粘性层10h连接到保护层10d。电路层13包含一或多个导电层13c和一或多个介电层13d。导电层13c的一部分由介电层13d覆盖或包封，而导电层13c的另一部分从介电层13d暴露。在一些实施例中，电路层13可以包含导电通孔13v，所述导电通孔穿透介电层13d、粘性层10h和保护层10d，以电连接到导电层10p1。导电层13c可以通过导电通孔13v电连接到衬底10(例如，电连接到导电层10p1)以进行信号传输。在一些实施例中，电路层13通过衬底10(例如，通过导电层10p1)电连接到电路层12。
在一些实施例中，介电层13d可以包含聚合物或任何其它合适的材料。在一些实施例中，介电层13d的Dk和Df高于介电层11d、12d的Dk和Df。例如，介电层11d、12d的Dk小于大约5。介电层11d、12d的Dk小于大约大约3。介电层11d、12d的Df小于大约0.005。介电层11d、12d的Df小于大约0.003。
在一些实施例中，介电层13d的刚度高于介电层11d、12d的刚度。在一些实施例中，介电层11d、12d的热膨胀系数(CTE)大于介电层13d的CTE。例如，介电层11d、12d的CTE为约120K-1到约150K-1，并且介电层13d的CTE为约20K-1到约50K-1。在一些实施例中，介电层13d可以包含纤维，并且介电层11d和12d不包含纤维。
在一些实施例中，导电层13c是或包含如金属或金属合金等导电材料。导电材料的实例包含Au、Ag、Cu、Pt、Pd、一或多种其它金属或一或多种合金或其中两种或两种以上的组合。根据不同的设计规格，可以存在任何数量的介电层13d和导电层13c。在一些实施例中，电路层12的导电层12c的线/空间(L/S或间距或密度)高于电路层13的导电层13c的L/S。
在一些实施例中，电路层13的厚度与电路层12的厚度基本上相同。可替代地，电路层13的厚度与电路层12的厚度不同。在一些实施例中，电路层13的介电层13d和导电层13c的数量与电路层12的介电层12d和导电层12c的数量相同。可替代地，电路层13的介电层13d和导电层13c的数量与电路层12的介电层12d和导电层12c的数量不同。
电子组件14安置在电路层13上并电连接到电路层13，并且可以通过倒装芯片或引线键合技术来实现电连接。电子组件14可以是芯片或管芯，所述芯片或管芯包含半导体衬底、一或多个集成电路设备和其中的一或多个上覆互连结构。集成电路设备可以包含如晶体管等有源设备和/或如电阻器、电容器、电感器等无源设备或其组合。
封装体15安置在电路层12和电路层13上，并且包封电子组件14。在一些实施例中，封装体15包含具有分散在其中的填料的环氧树脂。
在一些比较实施例中，具有带有相对低的Dk和Df的介电层的天线层直接安置在具有带有相对高的Dk和Df的介电层的电路层上。然而，这种不平衡的结构将在制造工艺期间引起翘曲问题(例如，翘曲大于5毫米)，这可能导致半导体设备封装的故障。根据实施例，如图1A到1D所示，在天线层11之上安置有两种电路层(或路由层)，一种电路层(即，电路层12)具有与天线层11的介电层11d的Dk和Df类似或相同的Dk和Df的介电层12d，并且另一种电路层(即电路层13)具有相对高的Dk和Df，以为半导体设备封装1提供更高的刚度。可以消除或减轻翘曲问题。
另外，在本公开的一些实施例中，由于电路层12的介电层12d不具有纤维，所以电路层12的导电通孔12v的间距小于电路层13的导电通孔13v的间距。因此，电路层12的导电层12c的密度(或L/S)高于电路层13的导电层13c的密度。这将减少进行信号传输所需的电路层13的导电层13c的数量，并且半导体设备封装1的厚度也可以减小。在一些实施例中，在电路层12的面积与电路层13的面积的比率为约2:3的情况下，电路层13的导电层13c的数量可以减少1层。在电路层12的面积与电路层13的面积的比率为约1:1的情况下，电路层13的导电层13c的数量可以减少2层。在一些实施例中，电路层12的面积与电路层13的面积的比率处于约2:3到约7:3的范围内。在一些实施例中，半导体设备封装1的厚度等于或小于950微米。
图2A展示了根据本公开的一些实施例的半导体设备封装2A的横截面视图。半导体设备封装2A类似于图1A中所示的半导体设备封装1，除了在图2A中，电子组件14安置在电路层12上并电连接到电路层12之外。
如图2B(其展示了如图2A中所示的根据本公开的一些实施例的半导体设备封装2A的俯视图)所示，电路层13和电路层12并排安置在衬底10的表面101上。如图2C(其展示了如图2A中所示的根据本公开的一些实施例的半导体设备封装2A的俯视图)所示，电路层13围绕电路层12。如图2D(其展示了如图2A中所示的根据本公开的一些实施例的半导体设备封装2A的俯视图)所示，电路层12安置在电路层13之间。换句话说，电路层12夹置于电路层13中间。
图2E展示了根据本公开的一些实施例的半导体设备封装2E的横截面视图。半导体设备封装2E类似于图2A中所示的半导体设备封装2A，除了在图2A中，电路层12通过安置在衬底10的表面101上的导电层10p3电连接到电路层13。
图3展示了根据本公开的一些实施例的半导体设备封装3的横截面视图。半导体设备封装3类似于图1A中所示的半导体设备封装1，并且下文描述了其间的差异。
如图3所示，封装体15的部分15a安置在电路层12与电路层13之间。例如，电路层12和电路层13通过封装体15彼此间隔开。例如，面向电路层13的电路层12的侧面与封装体15的部分15a接触。例如，面向电路层12的电路层13的侧面与封装体15的部分15a接触。使用覆盖电路层12和电路层13并在电路层12与电路层13之间延伸的封装体15可以防止电路层12从电路层13上剥离(例如，分层问题)。在一些实施例中，封装体15的部分15a的厚度等于或大于150微米。例如，电路层12与电路层13之间的距离等于或大于150微米。
图4A展示了根据本公开的一些实施例的半导体设备封装4A的横截面视图。半导体设备封装4A类似于图3中所示的半导体设备封装3，并且下文描述了其间的差异。
保护层30d(例如，调平层)安置在衬底10的表面102上以覆盖导电层10p2。例如，导电层10p2的侧面和上表面可以被保护层30d覆盖并且与所述保护层接触。
天线层11通过粘性层30h(例如，带或DAF)连接到保护层30d。天线层11可以包含导电通孔11v(例如，通孔)，所述导电通孔穿透介电层11d、粘性层30h和保护层30d，以电连接到导电层10p2。例如，导电通孔11v与导电层10p2接触。导电层11c1可以通过导电通孔11v电连接到衬底10(例如，电连接到导电层10p2)以进行信号传输。在其它实施例中，可以省略导电通孔11v，并且可以通过磁耦合来实现信号传输。
图4B展示了根据本公开的一些实施例的半导体设备封装4B的横截面视图。半导体设备封装4B类似于图4B中所示的半导体设备封装4A，并且下文描述了其间的差异。
封装体15进一步覆盖电路层12、13、衬底10和天线层11的侧面。在一些实施例中，电路层12或13的侧面与封装体15的侧面之间的距离处于约2毫米到约3毫米的范围内。
图5A、图5B、图5C和5D是根据本公开的一些实施例的处于不同制造阶段的半导体设备封装的横截面视图。已经简化了这些附图中的至少一些附图，以便更好地理解本公开的方面。在一些实施例中，图5A、图5B、图5C和5D所展示的方法可以用于制造图1A中所示的半导体设备封装1。
参考图5A，提供衬底10(或芯)。分别在表面101和102上安置导电层10p1和10p2。一或多个通孔10v穿透衬底10，以将导电层10p1与导电层10p2电连接。
参考图5B，在衬底10的表面102上形成包含导电层11c1、11c2、介电层11d和保护层11s(例如，阻焊剂)的天线层11。在一些实施例中，天线层11可以通过例如层压或任何其它合适的工艺形成于衬底10的表面102上。在衬底10的表面101上形成保护层10d(例如，调平层)以覆盖导电层10p1。
参考图5C，将包含一或多个导电层12c、导电通孔12v1和介电层12d的电路层12通过粘性层10h(例如，带或DAF)连接到保护层10d。导电通孔12v1在不同层处电连接到导电层12c。将包含导电层13c、导电通孔13v1和介电层13d的电路层13通过粘性层10h连接到保护层10d。导电通孔13v1在不同层处电连接到导电层13c。
参考图5D，形成一或多个导电通孔(例如，通孔)12v，所述一或多个导电通孔穿透介电层12d、粘性层10h和保护层10d，以电连接到导电层10p1。形成一或多个导电通孔(例如，通孔)13v，所述一或多个导电通孔穿透介电层13d、粘性层10h和保护层10d，以电连接到导电层10p1。
在电路层13上安置电子组件14并将其电连接到电路层13。然后，通过例如模制或任何其它合适的技术在电路层12和13上形成封装体15，以覆盖电子组件14。
图6A、图6B和6C是根据本公开的一些实施例的处于不同制造阶段的半导体设备封装的横截面视图。已经简化了这些附图中的至少一些附图，以便更好地理解本公开的方面。在一些实施例中，图6A、图6B和6C中所展示的方法可以用于制造图4A中所示的半导体设备封装4A。在一些实施例中，图6A中的操作可以在图5A中所示的操作之后执行。
参考图6A，在衬底10的表面102上形成保护层30d(例如，调平层)以覆盖导电层10p2。将包含导电层11c1、11c2、介电层11d和保护层11s(例如，阻焊剂)的天线层11通过粘性层30h(例如，带或DAF)连接到保护层30d。在衬底10的表面101上形成保护层10d(例如，调平层)以覆盖导电层10p1。
参考图6B，将包含一或多个导电层12c、导电通孔12v1和介电层12d的电路层12通过粘性层10h(例如，带或DAF)连接到保护层10d。导电通孔12v1在不同层处电连接到导电层12c。将包含导电层13c、导电通孔13v1和介电层13d的电路层13通过粘性层10h连接到保护层10d。导电通孔13v1在不同层处电连接到导电层13c。电路层12和电路层13彼此间隔开。例如，在电路层12与电路层13之间存在间隙15h。
参考图6C，形成一或多个导电通孔(例如，通孔)12v，所述一或多个导电通孔穿透介电层12d、粘性层10h和保护层10d，以电连接到导电层10p1。形成一或多个导电通孔(例如，通孔)13v，所述一或多个导电通孔穿透介电层13d、粘性层10h和保护层10d，以电连接到导电层10p1。
在电路层13上安置电子组件14并将其电连接到电路层13。然后，通过例如模制或任何其它合适的技术在电路层12和13上形成封装体15，以覆盖电子组件14。封装体15进一步形成在电路层12与电路层13之间的间隙15h内。例如，封装体15的部分15a安置在电路层12与电路层13之间。例如，面向电路层13的电路层12的侧面与封装体15的部分15a接触，并且面向电路层12的电路层13的侧面与封装体15的部分15a接触。
在本文中可以为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“左侧”、“右侧”等空间相对术语来描述如附图所展示的一个元件或特征与另一或多个元件或特征的关系。除了在附图中描绘的朝向之外，空间相对术语还旨在涵盖设备在使用时或运行时的不同朝向。可以以其它方式朝向装置(旋转90度或处于其它朝向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应当理解，当元件被称为“连接到”或“耦合到”另一元件时，其可以直接连接到或耦合到另一元件，或可以存在中间元件。
如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文所公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前述内容概述了几个实施例的特征和本公开的详细方面。本公开中所描述的实施例可以容易地用作设计或修改其它工艺和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。

Claims (20)

1.一种半导体设备封装，其包括：
天线层，所述天线层具有第一热膨胀系数CTE；
第一电路层，所述第一电路层安置在所述天线层之上，所述第一电路层具有第二CTE；以及
第二电路层，所述第二电路层安置在所述天线层之上，所述第二电路层具有第三CTE，
其中所述第一CTE与所述第二CTE之间的差值小于所述第一CTE与所述第三CTE之间的差值。
2.根据权利要求1所述的半导体设备封装，其中所述第一电路层安置成邻近所述第二电路层，并且所述第一电路层和所述第二电路层相对于所述天线层安置在同一高度处。
3.根据权利要求2所述的半导体设备封装，其中所述第一电路层围绕所述第二电路层。
4.根据权利要求1所述的半导体设备封装，其中所述第一电路层与所述第二电路层接触。
5.根据权利要求1所述的半导体设备封装，其进一步包括：封装体，所述封装体覆盖所述第一电路层和所述第二电路层。
6.根据权利要求5所述的半导体设备封装，其中所述封装体进一步在所述第一电路层与所述第二层之间延伸。
7.根据权利要求1所述的半导体设备封装，其进一步包括：衬底，所述衬底具有第一表面和与所述第一表面相反的第二表面，其中所述第一电路层和所述第二电路层安置在所述衬底的所述第一表面上，所述天线层安置在所述衬底的所述第二表面上，并且所述天线层和所述衬底的至少一部分限定天线区域。
8.根据权利要求7所述的半导体设备封装，其中所述衬底包括：
第一导电层，所述第一导电层安置在所述衬底的所述第一表面上；
第二导电层，所述第二导电层安置在所述衬底的所述第二表面上；以及
馈电通孔，所述馈电通孔穿透所述衬底并且将所述第一导电层与所述第二导电层电连接。
9.根据权利要求8所述的半导体设备封装，其中所述第一电路层包括：
第三导电层；
第一介电层，所述第一介电层至少部分地覆盖所述第三导电层；以及
第一通孔，所述第一通孔穿透所述第一介电层和第一调平层，以电连接到所述第一导电层。
10.根据权利要求9所述的半导体设备封装，其进一步包括：第一调平层，所述第一调平层安置在所述衬底的所述第一表面上并且覆盖所述第一导电层。
11.根据权利要求10所述的半导体设备封装，其进一步包括：第一粘性层，所述第一粘性层将所述第一电路层连接到所述第一调平层，其中所述第一通孔进一步穿透所述第一粘性层。
12.根据权利要求10所述的半导体设备封装，其中所述第二电路层包括：
第四导电层；
第二介电层，所述第二介电层至少部分地覆盖所述第四导电层；以及
第二通孔，所述第二通孔穿透所述第二介电层和所述第一调平层，以电连接到所述第一导电层。
13.一种半导体设备封装，其包括：
衬底，所述衬底具有第一表面和与所述第一表面相反的第二表面；
第一电路层，所述第一电路层安置在所述衬底的所述第一表面上，所述第一电路层具有第一导电层和至少部分地覆盖所述第一导电层的第一介电层；以及
第二电路层，所述第二电路层安置在所述衬底的所述第一表面上，所述第二电路层具有第二导电层和至少部分覆盖所述第二导电层的第二介电层，
其中所述第一介电层的介电常数(Dk)小于所述第二介电层的Dk。
14.根据权利要求13所述的半导体设备封装，其中所述第一电路层安置成邻近所述第二电路层，并且所述第一电路层和所述第二电路层相对于所述衬底安置在同一高度处。
15.根据权利要求13所述的半导体设备封装，其进一步包括：封装体，所述封装体安置在所述衬底的所述第一表面上并且覆盖所述第一电路层和所述第二电路层。
16.根据权利要求15所述的半导体设备封装，其中所述封装体进一步在所述第一电路层与所述第二层之间延伸。
17.根据权利要求13所述的半导体设备封装，其进一步包括：天线层，所述天线层安置在所述衬底的所述第二表面上，其中所述天线层进一步包括天线方向图和至少部分地覆盖所述天线方向图的第三介电层。
18.根据权利要求17所述的半导体设备封装，其中所述第一介电层的所述Dk与所述第三介电层的Dk基本上相同。
19.根据权利要求13所述的半导体设备封装，其中所述衬底包括导电层，所述导电层安置在所述衬底的所述第一表面上并且将所述第一电路层与所述第二电路层电连接。
20.一种制造半导体设备封装的方法，所述方法包括：
(a)提供天线衬底，所述天线衬底具有第一表面和与所述第一表面相反的第二表面；
(b)在所述衬底的所述第一表面上连接第一电路层；
(c)在所述衬底的所述第一表面上连接第二电路层；以及
(d)形成封装体，以覆盖所述第一电路层和所述第二电路层，其中所述封装体进一步在所述第一电路层与所述第二层之间延伸。
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