CN108899361A - 一种碳化硅双极型晶体管及其制造方法 - Google Patents

一种碳化硅双极型晶体管及其制造方法 Download PDF

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Abstract

本发明提供一种碳化硅双极型晶体管及其制造方法。该碳化硅双极型晶体管为在N+型SiC衬底上面设有的NPN三层SiC结构,其上层为多条由复数个重复排列的N型发射区组成的条带,中层由P型基区、P型浓基区和P型浓基区汇流条组成,N型发射区的下面有P型基区,中层P型基区的下面有下层N型集电区和N+型SiC衬底,该N型发射区的上表面连接发射极金属层,该N+型SiC衬底下表面连接集电极金属层,该P型浓基区与P型浓基区汇流条相交或平行;该基极金属层与P型浓基区汇流条的上表面相连接。本发明提供的碳化硅双极型晶体管可以降低周边的电流密度,提高功率器件的抗电流冲击能力。

Description

一种碳化硅双极型晶体管及其制造方法
技术领域
本发明属于化合物半导体电流型功率器件技术领域,涉及一种碳化硅双极型晶体管(SiC BJT)。
背景技术
化合物半导体材料SiC比单质半导体材料Si具有很大的优势,近年来,随着SiC单晶棒材料的成熟和外延技术的成熟,碳化硅双极型晶体管(SiC BJT)已经供应市场。图1、图2和图3为现有技术的SiC BJT的结构示意图。
与电压驱动型晶体管SiC MOS管和SiC IGBT相比较,SiC BJT具有低成本容易制作的优点,但可靠性方面一直存在着一些问题,与SiC BJT的电流集边效应有关系。电流集边效应是SiC BJT的固有特性。依据晶体管原理,在导通时,由于横向电阻导致在与浓基区最接近的发射区周边区域的基极电位比与浓基区距离最远的发射区中心区域要高,因此造成了电流在“周边”的聚集(下面所述的“周边”,都是指与浓基区最接近的发射区周边区域)。之前的公开文件对集边效应的认识,就只是“电流聚集减小了晶体管有源区的面积”。发明人研究发现,电流集边的结果,造成了周边的饱和程度更深,周边聚集的少数载流子浓度更高。因此,在晶体管由导通状态转到关断状态的瞬间,周边的电流密度最大。关断的高电压与大电流密度相结合,使得周边最容易烧毁。所谓的SiC BJT的反偏安全工作区(RBSOA)小的问题,其实质就是电流集边效应。在开机瞬间,在异常状态下,晶体管线路会出现很大的浪涌电流,电流的峰值是正常工作电流的十倍至几十倍,抗不住瞬间巨大的浪涌电流的冲击是SiC BJT失效的主要原因。失效分析发现,失效点即铝层烧毁区域总是出现在周边,证明了周边的电流聚集效应的严重性。因此,降低周边的电流密度,就成了提高SiC BJT抗电流冲击能力,提高SiC BJT的可靠性的关键。
发明内容
为了解决上述问题,本发明提供了一种碳化硅双极型晶体管,可以降低周边的电流密度,提高功率器件的抗电流冲击能力。
本发明的另一个目的是提供上述碳化硅双极型晶体管的制造方法。
为了实现上述目的,本发明提供一种碳化硅双极型晶体管,为在N+型SiC衬底上面设有的NPN三层SiC结构,其上层为多条由复数个重复排列的N型发射区组成的条带,中层由P型基区、P型浓基区和P型浓基区汇流条组成,其中,P型浓基区和P型浓基区汇流条掺杂浓度比P型基区高,P型浓基区和P型浓基区汇流条位于P型基区的上部;N型发射区的下面有P型基区,中层P型基区的下面有下层N型集电区,N型集电区的下面为N+型SiC衬底,该N型发射区的上表面连接发射极金属层,该N+型SiC衬底下表面连接集电极金属层,
该P型浓基区与P型浓基区汇流条相交或平行;
该P型浓基区汇流条的上方设有基极金属层,该基极金属层与P型浓基区汇流条的上表面相连接;
该重复排列的N型发射区组成的条带内相邻N型发射区之间的重复间距在50μm以内。
更进一步地,所述的P型浓基区的表面杂质浓度是P型基区的杂质浓度的10倍以上。
更进一步地,所述P型基区和P型浓基区通过氧化层与发射极金属层连接。
更进一步地,该重复排列的N型发射区组成的条带内相邻N型发射区之间的距离为0。
本发明还提供一种碳化硅双极型晶体管的制造方法,包括下列工艺步骤:
A.提供一套碳化硅双极型晶体管的掩膜版,包括:
第一掩膜版:为N型发射区图形的掩膜版,N型发射区图形为多条由复数个重复排列的N型发射区图形单元形成的N型发射区条带组成,该N型发射区条带内相邻N型发射区图形单元的重复间距在50μm以内;
第二掩膜版:为含有P型浓基区图形与P型浓基区汇流条图形的掩膜版,该P型浓基区图形为多条由复数个重复排列的P型浓基区图形单元形成的P型浓基区条带组成,该P型浓基区条带内相邻P型浓基区图形单元的重复间距与N型发射区条带内N型发射区图形单元的重复间距相同;该P型浓基区汇流条图形与P型浓基区图形相交或平行,该P型浓基区汇流条图形围绕在P型浓基区条带周围;
当第二掩膜版上的P型浓基区图形与第一掩膜版上的N型发射区图形对准时,P型浓基区汇流条图形也围绕在N型发射区条带周围;
B.提供N+型SiC衬底片;
C.在N+型SiC衬底上面外延一层N型集电区层;
D.在N型集电区层上面外延一层P型基区层;
E.在P型基区层的上面外延一层N型发射区层;
F.采用第一掩膜版进行光刻,通过腐蚀,形成N型发射区;
G.采用第二掩膜版进行光刻,通过离子注入和退火激活,在该P型基区上部形成P型浓基区和P型浓基区汇流条;
H.生长氧化层,光刻腐蚀出N型发射区的接触孔和P型浓基区汇流条的接触孔;
I.溅射金属层,通过光刻腐蚀形成发射极金属层和基极金属层;
J.在N+型SiC衬底的下表面溅射集电极金属层。
本发明的有益效果在于:
本发明提供的一种碳化硅双极型晶体管,能够降低集边电流密度,整个管芯内部电流更均匀,抗电流冲击能力增加,可靠性提高。
附图说明
图1为现有技术的一碳化硅双极型晶体管结构示意图。
图2为现有技术的另一碳化硅双极型晶体管结构示意图。
图3为现有技术的再一碳化硅双极型晶体管结构示意图。
图4为本发明提供的碳化硅双极型晶体管第一优选实施例的结构示意图。
图5A为本发明提供的碳化硅双极型晶体管第一优选实施例的第一掩膜版的N型发射区图形的示意图。
图5B为本发明提供的碳化硅双极型晶体管第一优选实施例的第二掩膜版的P型浓基区图形和P型浓基区汇流条图形的示意图。
图5C为本发明提供的碳化硅双极型晶体管第一优选实施例的第一掩膜版与第二掩膜版对准后的N型发射区图形和P型浓基区图形、P型浓基区汇流条图形的局部放大示意图。
图6为本发明提供的碳化硅双极型晶体管第一优选实施例的工艺步骤B-F完成后的结构示意图。
图7为本发明提供的碳化硅双极型晶体管第一优选实施例的工艺步骤G完成后的结构示意图。
图8为本发明提供的碳化硅双极型晶体管第一优选实施例的工艺步骤H完成后的结构示意图。
图9为本发明的碳化硅双极型晶体第二优选实施例的结构示意图。
附图标记
1:发射极金属层;2:P型基区;3:N型发射区;31:N型发射区图形单元;4:N型集电区;5:P型浓基区汇流条;51:P型浓基区汇流条图形;6:P型浓基区;61:P型浓基区图形单元;7:氧化层;8:集电极金属层;9:基极金属层;10:N+型SiC衬底。
具体实施方式
下面结合附图及实例详细说明本发明的具体实施方式。
首先说明,本发明的N型发射区的形状可以是长方形、正方形、六角形、圆形、梯形、三角形或其他形状,以及各种形状组合的图形,通常采用长方形。为简便,说明书的多处描述采用了N型发射区为长方形,P型基区为长方形,P型浓基区为长方形。这是一种普通的功率晶体管的指叉形结构。
其次说明,本发明所述的掩膜版图形,是指掩膜版的GDS图形。这是业内常规。制作掩膜版,先用计算机辅助设计,制作图形发生器GDS数据带,相应绘制出GDS图形。GDS图形分两种,一种是正版图形,一种是反版图形。离子注入形成发射区、基区的掩膜版,取正版图形。需要保留的薄膜如金属层的掩膜版,取反版图形。本发明的浓基区是靠离子注入形成的,浓基区掩膜版的GDS图形取正版图形。而本发明涉及的是SiC BJT,SiC BJT的发射区是靠把外延生成发射区层之后,只保留发射区图形,其他部分全部腐蚀干净形成的。所以,SiCBJT的发射区掩膜版的GDS图形取反版图形。
第三,本发明中所述“重复间距”是指两个图形之间的距离加上其中一个图形的尺寸。
本发明提供的碳化硅双极型晶体第一优选实施例,其结构如图4所示:
为在N+型SiC衬底10上面设有的NPN三层SiC结构,其上层为多条由复数个重复排列的N型发射区3组成的条带,中层由P型基区2、P型浓基区6和P型浓基区汇流条5组成,其中,P型浓基区6和P型浓基区汇流条5掺杂浓度比P型基区2高,P型浓基区6和P型浓基区汇流条5位于P型基区2的上部;N型发射区3的下面有P型基区2,中层P型基区2的下面有下层N型集电区4,N型集电区4的下面为N+型SiC衬底10,该N型发射区3的上表面连接发射极金属层1,该N+型SiC衬底10下表面连接集电极金属层8,该P型浓基区6与P型浓基区汇流条5相交或平行,为了显示更多结构,本实施例中所取部位为P型浓基区6与P型浓基区汇流条5平行;该P型浓基区汇流条5的上表面与基极金属层8连接。由于N型发射区3为重复排列,相邻N型发射区3之间有间隙,暴露出P型浓基区6,为了隔离P型浓基区与发射极金属层,在本实施例中在相邻N型发射区3之间还填充有氧化层7将P型浓基区6与发射极金属层1隔离。
下面以图4所示的碳化硅双极型晶体管第一优选实施例来说明SiC BJT的制造方法:
首先,提供一套碳化硅双极型晶体管的掩膜版,包括:
第一掩膜版,如图5A所示:为N型发射区图形的掩膜版,N型发射区图形为多条由复数个重复排列的N型发射区图形单元31形成的N型发射区条带组成,该N型发射区条带内相邻N型发射区的重复间距为15μm;
第二掩膜版,如5B所示:为含有P型浓基区图形与P型浓基区汇流条图形51的掩膜版,该P型浓基区图形为多条由复数个重复排列的P型浓基区图形单元61形成的P型浓基区条带组成,该P型浓基区条带内相邻P型浓基区图形单元61的重复间距与N型发射区条带内N型发射区图形单元31的重复间距相同;该P型浓基区汇流条图形51与P型浓基区图形相交或平行,该P型浓基区汇流条图形51围绕在P型浓基区条带的周围;
当第二掩膜版上的P型浓基区图形与第一掩膜版上的N型发射区图形对准时,P型浓基区汇流条图形51也围绕在N型发射区条带的周围,如图5C所示。
图4所示的实施例位于图5B的A-A断面位置,并且靠近上边缘带有P型浓基区汇流条5(与P型浓基区6平行)的部分。
具体工艺步骤后的断面结构示意图见图6、图7、图8和图4。其中,图6对应工艺步骤B-F,图7对应工艺步骤G,图8对应工艺步骤H,图4对应工艺步骤I-J。
如图6所示为工艺步骤B-F:本实施例中所用的N+型SiC底层10为N+4H-SiC衬底,厚度300μm,在N+型SiC底层10上面外延一层N型集电区4,N型杂质浓度为2E15/cm3,厚度20μm。在N型集电区4的上面外延一层P型基区2,P型杂质浓度2E17/cm3,厚度2μm。在P型基区2的的上面外延一层N型发射区3,N型发射区3的N型杂质浓度为2E19/cm3,厚度2.5μm。
采用图5A所示的第一掩膜版,通过光刻和腐蚀,形成多条由复数个宽8μm长64μm重复间距15μm的长方形N型发射区3排列组成的N型发射区条带。
如图7所示为工艺步骤G,采用图5B所示的第二掩膜版,通过光刻和离子注入退火激活,在P型基区2的上部形成P型浓基区6和P型浓基区汇流条5。
本实施例中P型浓基区6为长方形,复数P型浓基区6长方形平行排列成P型浓基区条带,每个P型浓基区6长方形宽5μm长70μm,重复间距15μm,P型浓基区条带宽度为P型浓基区6的长度70μm,P型浓基区条带的长度为2000μm。一个P型浓基区条带中有大约130个P型浓基区6的长方形。
P型浓基区6和P型浓基区汇流条5的表面P型杂质浓度达到6E18/cm3,是P型基区2的P型杂质浓度的30倍。
由图5A、图5B、图5C能够看到,一个N型发射区条带中的宽8μm长64μm重复间距15μm的呈长方形的N型发射区3的总数与呈长方形的P型浓基区6的总数大体一样,约为130个,相对的已有技术的发射区就是一个长方形,其大小约为本实施例的130个窄的小长方形发射区连成一片那么大。与已有技术相比较,本发明的实施例的一个条带的“周边”总长度增量,即一个条带中发射区的与浓基区最接近的区域的周边的总长度的增量约为发射区长方形3的长度(64μm)*2*发射区长方形3的总数(130个)。进一步的计算表明,本发明的实施例的发射区的与浓基区最接近的区域的周边的总长度,是已有技术的4倍左右。因此,“周边”的平均电流密度约为已有技术的1/4。进一步计算还表明,当N型发射区条带中相邻的N型发射区3的重复间距达到50μm时,发射区的与浓基区最接近的区域的周边的总长度,是已有技术的2.1倍。因此,“周边”的平均电流密度仅为已有技术的1/2.1。因此,本发明规定重复排列的N型发射区条带内相邻N型发射区之间的重复间距在50μm以内,是合适的。
如图8所示为工艺步骤H,生长氧化层7,光刻腐蚀出N型发射区3的接触孔和P型浓基区汇流条5的接触孔。
如图4所示为工艺步骤I-J,溅射4μm的Al-Si-Cu金属层,通过光刻腐蚀形成发射极金属层1和基极金属层9。在N+SiC衬底片的下表面溅射厚度1μm的材质为Ti-Ni-Ag的集电极金属层8。
图9为本发明的SiC BJT第二优选实施例的结构示意图。图9实施例跟图4实施例的区别在于:图9实施例的N型发射区长方形的宽度与N型发射区长方形的重复间距相同,都是15μm,相邻两个N型发射区长方形的间距为0。本实施例的好处是:N型发射区与P型浓基区自对准,电参数的一致性更好。这种结构的另一个好处是可以把P型浓基区的重复间距做得更小,如P型浓基区的宽度2μm、P型浓基区的重复间距6μm,从而进一步减弱了周边电流密度。其难点是在P型浓基区上面外延N型发射区层的外延工艺很难控制。
采用掩膜版5A、5B、5C制作的断面如图4所示的本发明的SiC BJT取名A管,同时制作断面如图1所示的已有技术的SiC BJT取名B管。通过计算机模拟测算,证明A管的抗电流浪涌能力达到7600A/cm2,B管的抗电流浪涌能力为2100A/cm2
本发明的SiC BJT为NPN的3层SiC结构,是指导电类型为N型层、导电类型为P型层、导电类型为N型层这样的3层结构。在同一个导电类型层中,可以根据需要,做成不同的电阻率分层。如在上层N型发射区层中,先外延一层很薄的电阻率比较高的过渡层,厚度仅0.2μm,N型杂质浓度1E17/cm3,用以避免N型发射区与P型浓基区之间由于高掺杂可能出现的齐纳击穿。
上述实施例仅用于对本发明进行说明而非对本发明进行限制,因此,对于本领域的技术人员来说,在不背离本发明精神和范围的情况下对它进行各种显而易见的改变,都应在本发明的保护范围之内。

Claims (5)

1.一种碳化硅双极型晶体管,为在N+型SiC衬底上面设有NPN三层SiC结构,其上层为多条由复数个重复排列的N型发射区组成的条带,中层由P型基区、P型浓基区和P型浓基区汇流条组成,其中,P型浓基区和P型浓基区汇流条掺杂浓度比P型基区高,P型浓基区和P型浓基区汇流条位于P型基区的上部;N型发射区的下面有P型基区,中层P型基区的下面有下层N型集电区,N型集电区的下面为N+型SiC衬底,该N型发射区的上表面连接发射极金属层,该N+型SiC衬底下表面连接集电极金属层,其特征在于:
该P型浓基区与P型浓基区汇流条相交或平行;
该P型浓基区汇流条的上方设有基极金属层,该基极金属层与P型浓基区汇流条的上表面相连接;
该重复排列的N型发射区组成的条带内相邻N型发射区之间的重复间距在50μm以内。
2.权利要求1所述的碳化硅双极型晶体管,其特征在于:所述的P型浓基区的表面杂质浓度是P型基区的杂质浓度的10倍以上。
3.权利要求1所述的碳化硅双极型晶体管,其特征在于:所述P型基区和P型浓基区通过氧化层与发射极金属层连接。
4.权利要求1所述的碳化硅双极型晶体管,其特征在于:该重复排列的N型发射区组成的条带内相邻N型发射区之间的距离为0。
5.一种碳化硅双极型晶体管的制造方法,其特征在于,包括下列工艺步骤:
A.提供一套碳化硅双极型晶体管的掩膜版,包括:
第一掩膜版:为N型发射区图形的掩膜版,N型发射区图形为多条由复数个重复排列的N型发射区图形单元形成的N型发射区条带组成,该N型发射区条带内相邻N型发射区图形单元的重复间距在50μm以内;
第二掩膜版:为含有P型浓基区图形与P型浓基区汇流条图形的掩膜版,该P型浓基区图形为多条由复数个重复排列的P型浓基区图形单元形成的P型浓基区条带组成,该P型浓基区条带内相邻P型浓基区图形单元的重复间距与N型发射区条带内N型发射区图形单元的重复间距相同;该P型浓基区汇流条图形与P型浓基区图形相交或平行,该P型浓基区汇流条图形围绕在P型浓基区条带周围;
当第二掩膜版上的P型浓基区图形与第一掩膜版上的N型发射区图形对准时,P型浓基区汇流条图形也围绕在N型发射区条带周围;
B.提供N+型SiC衬底片;
C.在N+型SiC衬底上面外延一层N型集电区层;
D.在N型集电区层上面外延一层P型基区层;
E.在P型基区层的上面外延一层N型发射区层;
F.采用第一掩膜版进行光刻,通过腐蚀,形成N型发射区;
G.采用第二掩膜版进行光刻,通过离子注入和退火激活,在该P型基区上部形成P型浓基区和P型浓基区汇流条;
H.生长氧化层,光刻腐蚀出N型发射区的接触孔和P型浓基区汇流条的接触孔;
I.溅射金属层,通过光刻腐蚀形成发射极金属层和基极金属层;
J.在N+型SiC衬底的下表面溅射集电极金属层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020011055A1 (zh) * 2018-07-11 2020-01-16 杭州优捷敏半导体技术有限公司 一种碳化硅双极型晶体管及其制造方法
CN114122188A (zh) * 2021-11-08 2022-03-01 西安电子科技大学 一种表面优化的异质结紫外光电晶体管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229313A (en) * 1989-09-29 1993-07-20 Mitsubishi Denki Kabushiki Kaisha Method of making a semiconductor device having multilayer structure
CN1992337A (zh) * 2005-12-22 2007-07-04 克里公司 具有碳化硅钝化层的碳化硅双极结型晶体管及其制造方法
CN105932054A (zh) * 2016-06-20 2016-09-07 李思敏 一种平面型多晶硅发射极晶体管及其制造方法
CN106257629A (zh) * 2015-06-22 2016-12-28 格罗方德半导体公司 具有双锥形发射极指的双极结型晶体管

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007840A (ja) * 2001-06-25 2003-01-10 Nec Corp 半導体装置及び半導体装置製造方法
CN105762181A (zh) * 2016-03-04 2016-07-13 李思敏 一种多晶硅发射极晶体管及其制造方法
CN105870176A (zh) * 2016-05-25 2016-08-17 电子科技大学 一种碳化硅双极结型晶体管
CN106981510B (zh) * 2017-04-05 2019-11-01 电子科技大学 一种碳化硅双极结型晶体管
CN108899361B (zh) * 2018-07-11 2021-06-15 北京优捷敏半导体技术有限公司 一种碳化硅双极型晶体管及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229313A (en) * 1989-09-29 1993-07-20 Mitsubishi Denki Kabushiki Kaisha Method of making a semiconductor device having multilayer structure
CN1992337A (zh) * 2005-12-22 2007-07-04 克里公司 具有碳化硅钝化层的碳化硅双极结型晶体管及其制造方法
CN106257629A (zh) * 2015-06-22 2016-12-28 格罗方德半导体公司 具有双锥形发射极指的双极结型晶体管
CN105932054A (zh) * 2016-06-20 2016-09-07 李思敏 一种平面型多晶硅发射极晶体管及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020011055A1 (zh) * 2018-07-11 2020-01-16 杭州优捷敏半导体技术有限公司 一种碳化硅双极型晶体管及其制造方法
CN114122188A (zh) * 2021-11-08 2022-03-01 西安电子科技大学 一种表面优化的异质结紫外光电晶体管及其制备方法
CN114122188B (zh) * 2021-11-08 2023-09-01 西安电子科技大学 一种表面优化的异质结紫外光电晶体管及其制备方法

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