CN106981510B - 一种碳化硅双极结型晶体管 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 43
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 42
- 238000000407 epitaxy Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005516 engineering process Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000005215 recombination Methods 0.000 description 24
- 230000006798 recombination Effects 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052681 coesite Inorganic materials 0.000 description 9
- 229910052906 cristobalite Inorganic materials 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 229910052682 stishovite Inorganic materials 0.000 description 9
- 229910052905 tridymite Inorganic materials 0.000 description 9
- 238000005036 potential barrier Methods 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010276 construction Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010893 electron trap Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005527 interface trap Effects 0.000 description 2
- 230000033001 locomotion Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
Abstract
一种碳化硅双极结型晶体管，属于高功率半导体器件技术领域。包括从下至上依次层叠设置的集电极7、N+衬底6、N‑集电区5和P型基区4，P型基区4上表面一端具有上表面设置发射极1的N+发射区3，另一端具有上表面设置基极2的第一二次外延P+区10，第一二次外延P+区10和N+发射区3之间的P型基区4上层具有第二二次外延P+区9，第一二次外延P+区10、第二二次外延P+区9和N+发射区3之间通过介质层8隔离，介质层8沿N+发射区3上表面向远离基极2的一侧延伸并与发射极1连接，介质层8沿第一二次外延P+区10上表面向远离发射极1的一侧延伸并与基极2连接。本发明降低了工艺复杂程度，提高了器件的良品率和可靠性，提高了SiC BJT器件电流增益。
Description
技术领域
本发明属于高功率半导体器件技术领域，涉及一种碳化硅双极结型晶体管。
背景技术
宽禁带半导体材料SiC是制备高压电力电子器件的理想材料，碳化硅(SiC)双极结型晶体管(BJT)是重要的常关型器件之一，在万伏级高耐压电力电子器件领域具有优势。相对Si基三极管，SiC BJT具有更低的导通电压，不存在二次击穿现象等优点；SiC BJT避免了常开型器件SiC JFET的栅极驱动问题，没有SiC IGBT导通损耗大的缺点，不存在SiCMOSFET因为栅介质稳定性差及沟道迁移率低而使器件工作条件受到限制的问题。
SiC/SiO2高界面态的存在会导致SiC MOSFET的栅介质不稳定，沟道迁移率低等不良影响；对于SiC BJT，高界面态会成为复合中心，导致大量的电子和空穴在界面处复合产生复合电流，降低器件的电流增益，并导致器件性能退化。美国专利号US8378390提出了一种新结构的碳化硅双极结型晶体管，来减小SiC/SiO2高界面态导致的复合电流，其基本原理是：在SiC BJT的发射极台面边缘与基极欧姆接触之间的外基区，利用SiO2介质层上的金属、SiO2介质层以及外基区三者形成MOS结构，利用BE结偏置电压控制MOS结构衬底表面的电势，改变衬底表面的载流子密度，达到抑制表面复合电流的作用。这种结构虽然减小了复合电流，提高了电流增益，但是仍然没有从根本上解决SiC/SiO2高界面态的问题；而且SiO2介质层上的金属是一个需要加电压的电极，导致此结构的器件是一个四端器件，对于三极管而言四端器件相比于三端器件有很多弊端。
发明内容
本发明所要解决的，就是针对目前碳化硅双极结型晶体管的发射极台面边缘与基极欧姆接触之间的外基区表面存在大量界面态，这些界面态会成为载流子复合中心，导致大量的基区少子(电子)在界面处复合产生复合电流，降低器件的电流增益，并导致器件性能退化的问题，提供一种碳化硅双极结型晶体管。
本发明的技术方案是：
一种碳化硅双极结型晶体管，包括从下至上依次层叠设置的集电极7、N+衬底6、N-集电区5和P型基区4，P型基区4上表面一端具有N+发射区3，所述N+发射区3上表面具有发射极1；
P型基区4上表面另一端具有第一二次外延P+区10，所述第一二次外延P+区10上表面设置有基极2，所述第一二次外延P+区10和N+发射区3之间的P型基区4上层具有第二二次外延P+区9，所述第一二次外延P+区10、第二二次外延P+区9和N+发射区3之间通过介质层8隔离，所述介质层8沿N+发射区3上表面向远离基极2的一侧延伸并与发射极1连接，介质层8沿第一二次外延P+区10上表面向远离发射极1的一侧延伸并与基极2连接。
具体的，所述第一二次外延P+区10和第二二次外延P+区9采用二次外延技术生长。
具体的，所述第一二次外延P+区10和第二二次外延P+区9的厚度为0.2μm。
具体的，所述第一二次外延P+区10和第二二次外延P+区9与P型基区4形成外基区二次外延P+/P结构。
具体的，所述P型基区4的掺杂浓度为2×1017cm-3。
具体的，所述第一二次外延P+区10和第二二次外延P+区9的掺杂浓度为2×1019cm-3。
本发明总的技术方案，与传统结构相比，本发明主要是在发射极1台面边缘与基极欧姆接触2之间的外基区采用二次外延技术生长一层重掺杂的第一二次外延P+区10和第二二次外延P+区9以形成P+/P型结构；第一二次外延P+区10和第二二次外延P+区9和基区4之间会形成一个基区4指向第一二次外延P+区10和第二二次外延层9的势垒，势垒会阻止基区4少子(电子)向外基区表面扩散，减小了外基区表面的电子浓度，同时该势垒也会阻止空穴向外基区表面运动，界面处的空穴和电子浓度均会降低，因此降低了电子与空穴的复合率，减小界面态所导致的复合电流，从而提高器件的电流增益。此外，通过外延生长的第一二次外延P+区10和第二二次外延P+区9与基区4的界面质量比SiO2/SiC的界面质量高，陷阱密度减小，电子与空穴界面复合的几率减小，因此从上述两个方面都提高了器件的电流增益。
本发明的有益效果为：相比于传统技术，本发明不需额外的加偏置电压的电极，仍保持器件为三端器件；本发明采用二次外延技术，基极位于第一二次外延P+区10之上，基区无需离子注入工艺即可实现欧姆接触，不会因离子注入带来的缺陷等负面效应对器件的性能产生影响，提高了器件的良品率和可靠性，降低器件制造成本；另外，相比于其他降低外基区界面复合效应的结构，本发明采用二次外延技术，可以降低外基区界面的界面陷阱，同时避免了离子注入引入的缺陷等问题，减小界面态所导致的复合电流，因此极大地提高了碳化硅双极结型晶体管SiC BJT器件的电流增益。
附图说明
图1是传统结构的SiC NPN BJT有源区的结构示意图；
图2是本发明提供的一种碳化硅双极结型晶体管的结构示意图；
图3——图5是本发明二次外延结构的一种制造工艺；
图6是本发明结构与传统结构输出特性曲线图；
图7是本发明结构与传统结构外基区载流子复合速率对比图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
为了增加现有技术中碳化硅双极结型晶体管SiC BJT的电流增益，必须减少发射极1台面边缘和基极欧姆接触2之间的外基区表面的复合电流，影响复合电流大小的主要因素有三个：
1)外基区表面处的缺陷浓度；
2)外基区表面处的电子浓度；
3)外基区表面处的空穴浓度。
因素1取决于现有的材料生长及工艺水平，因素2、3可能受设计的影响，本发明就是从设计方面来减少外基区表面的复合电流。在本发明提出的碳化硅双极结型晶体管中，如图2所示，电子-空穴对的复合率取决于界面处载流子的浓度，复合主要发生在发射极1台面边缘到基极欧姆接触2之间的外基区表面，由于在P型基区4中电子是少子，因此外基区表面处电子的浓度对表面复合的发生影响更为强烈。
本发明通过在所述碳化硅双极结型晶体管(图2)的发射极1台面边缘与基极欧姆接触2之间的P型基区4表面二次外延生长第一二次外延P+区10与第二二次外延P+区9，在所述P型基区4与外基区第一二次外延P+区10和第二二次外延P+区9之间会形成阻止载流子，特别是电子向界面处扩散的高势垒，所述势垒会阻止基区少子(电子)和空穴向外基区表面扩散，减小了外基区表面的电子与空穴浓度，降低了电子与空穴的复合率，减小界面态所导致的复合电流，从而提高器件的电流增益。
图1是传统结构的SiC NPN BJT有源区的结构示意图，外基区SiO2/SiC界面存在大量界面陷阱，使得基区少子(电子)在界面处与空穴复合增强，降低了器件的电流增益，此外，为了形成P型欧姆接触，需要在金属区离子注入形成重掺杂P+区12。图2是本发明提出的一种碳化硅双极结型晶体管的结构示意图，包括从下至上依次层叠设置的集电极7、N+衬底6、N-集电区5和P型基区4；P型基区4上表面一端具有N+发射区3，所述N+发射区3上表面具有发射极1；P型基区4上表面另一端具有第一二次外延P+区10，所述第一二次外延P+区10上表面设置有基极2，所述第一二次外延P+区10和N+发射区3之间的P型基区4上层具有第二二次外延P+区9，所述第一二次外延P+区10、第二二次外延P+区9和N+发射区3之间通过介质层8隔离，所述介质层8沿N+发射区3上表面向远离基极2的一侧延伸并与发射极1连接，介质层8沿第一二次外延P+区10上表面向远离发射极1的一侧延伸并与基极2连接。
本实施例中，第一二次外延P+区10和第二二次外延P+区9的厚度为0.2μm，其掺杂浓度均为2×1019cm-3；P型基区4的掺杂浓度为2×1017cm-3。
在传统结构如图1的基础上，外基区通过外延生长第一二次外延P+区10和第二二次外延P+区9取代传统结构中发射极1台面边缘与基极欧姆接触2之间的氧化层。
图3—图5是本发明二次外延结构的一种制造工艺。如图3所示，首先在基区4表面外延生长一层P+型SiC层，选择化学外延沉积法(CVD)生长，因为CVD法得到的外延薄膜质量往往较高，并且能够保证较快的生长速率，非常适合于高质量SiC外延的生长。如图4所示，采用SiO2层11作为掩膜刻蚀剩余的P+型SiC层，保留外基区和基区欧姆接触之上的P+外延层。图5是刻蚀完成后器件的部分结构，可以看出，刻蚀部分外延层P+可以形成第一二次外延P+区10和第二二次外延P+区9，并且基极2和N+发射区3之间同时可以形成隔离，保证发射极1与基极2之间电学隔离。
下面通过仿真来说明本发明结构的有益效果。
仿真过程中以单界面态能级为例，界面态能级位于导带以下0.9eV(Ec-Et＝0.9eV)，界面态密度为4×1012cm-2，电子和空穴的俘获截面积分别为2.84×10-15cm2和2.84×10-14cm2。如图6所示，方块曲线是本发明外基区二次外延结构在基极电流为2×10-7A时的输出特性曲线，圆形曲线是传统结构在基极电流为2×10-7A时的输出特性曲线。可以看出，在相同的基极电流的条件下，外基区二次外延结构的集电极电流比传统结构大，可以计算出外基区二次外延结构的电流增益约为55，而传统结构的电流增益只有15左右，因此采用外基区二次外延结构在基极电流为2×10-7A时的电流增益与传统结构相比提高了266％，电流增益大幅提高。
因此从图6的仿真结果可以看出，在相同基极电流情况下，新结构的电流增益明显要大于普通结构。
下面将结合仿真得到的数据和物理原理，对本发明的有益效果进行分析。
对于本发明中的结构能够使器件的电流增益提高，可以从下面的分析来得到解释。一方面，界面态所导致的复合的大小，在界面态一定的情况下，是由外基区界面的电子和空穴的浓度共同决定的，所以如果电子和空穴浓度越小，外基区界面处的电子陷阱俘获电子的几率就会减小，从而降低空穴通过电子陷阱与电子复合的几率，减小复合电流。对于本发明的结构，如图2所示，外基区表面引入第一二次外延P+区10和第二二次外延P+区9，而下层是基区掺杂层4，由于第一二次外延P+区10和第二二次外延P+区9为重掺杂，载流子浓度比基区4高两个数量级，在形成热平衡的过程中，第一二次外延P+区10和第二二次外延P+区9中的多子空穴会向空穴浓度较低的基区掺杂层4中扩散使得两者的费米能级相等，其结果是形成了由基区4指向第一二次外延P+区10和第二二次外延P+区9的电场，类似于PN结的空间电荷区，此电场会阻止基区4中的载流子向外基区边界运动。在达到平衡状态时，P+/P结靠近界面处形成的高势垒会阻止基区掺杂层4中电子和空穴向界面处扩散，大幅降低界面处的电子和空穴的的浓度，减小了界面处电子与空穴接触的几率，降低电子与空穴的复合率，减小外基区表面的复合电流，从而提高了器件的电流增益。
通过仿真可以更为直观地看出本发明的结构中外基区外延结构对电子与空穴复合几率的影响。图7是传统结构与外基区二次外延结构中外基区处电子与空穴复合速率图，方块曲线代表传统结构(图1)外基区载流子复合速率，圆形曲线代表新结构(图2)外基区表面的载流子复合速率，从图中可以看出，本发明提出的结构外基区表面的电子和空穴复合速率明显低于传统结构，说明采用二次外延结构可以有效降低界面复合，外基区表面附近的电子和空穴浓度迅速下降，这是由于外基区靠近表面处存在阻止电子与空穴向界面处扩散的高势垒。界面处的电子和空穴的的浓度相比于图1所示的传统结构大幅降低，减小外基区表面的复合电流，从而提高了器件的电流增益。若三极管处于正向导通状态，电子由发射区注入到基区，由于电子浓度的不平衡，电子会从内基区向外基区扩散。对于本发明中的结构，由于外基区存在阻止电子与空穴向界面处扩散的高势垒，因此减小了外基区界面处的电子与空穴浓度，降低电子与空穴的复合几率，减小界面态所导致的复合电流，提高器件的电流增益。
另外，由于采用了二次外延新型结构，基区欧姆接触无需离子注入形成重掺杂区，直接利用第一二次外延P+区10可以形成P型欧姆接触，降低了器件制造的成本，消除了离子注入带来的负面影响，比如离子注入带来的缺陷问题以及后续的超高温退火条件，因此本发明提出的二次外延新型结构提高了器件的可靠性。
Claims (6)
1.一种碳化硅双极结型晶体管，包括从下至上依次层叠设置的集电极(7)、N+衬底(6)、N-集电区(5)和P型基区(4)，P型基区(4)上表面一端具有N+发射区(3)，所述N+发射区(3)上表面具有发射极(1)；
其特征在于，P型基区(4)上表面另一端具有第一二次外延P+区(10)，所述第一二次外延P+区(10)上表面设置有基极(2)，所述第一二次外延P+区(10)和N+发射区(3)之间的P型基区(4)上层具有第二二次外延P+区(9)，所述第一二次外延P+区(10)、第二二次外延P+区(9)和N+发射区(3)之间通过介质层(8)隔离，所述介质层(8)沿N+发射区(3)上表面向远离基极(2)的一侧延伸并与发射极(1)连接，介质层(8)沿第一二次外延P+区(10)上表面向远离发射极(1)的一侧延伸并与基极(2)连接。
2.根据权利要求1所述的一种碳化硅双极结型晶体管，其特征在于，所述第一二次外延P+区(10)和第二二次外延P+区(9)采用二次外延技术生长。
3.根据权利要求1所述的一种碳化硅双极结型晶体管，其特征在于，所述第一二次外延P+区(10)和第二二次外延P+区(9)的厚度为0.2μm。
4.根据权利要求2所述的一种碳化硅双极结型晶体管，其特征在于，所述第一二次外延P+区(10)和第二二次外延P+区(9)与P型基区(4)形成外基区二次外延P+/P结构。
5.根据权利要求3所述的一种碳化硅双极结型晶体管，其特征在于，所述P型基区(4)的掺杂浓度为2×1017cm-3。
6.根据权利要求4所述的一种碳化硅双极结型晶体管，其特征在于，所述第一二次外延P+区(10)和第二二次外延P+区(9)的掺杂浓度为2×1019cm-3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710217341.8A CN106981510B (zh) | 2017-04-05 | 2017-04-05 | 一种碳化硅双极结型晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710217341.8A CN106981510B (zh) | 2017-04-05 | 2017-04-05 | 一种碳化硅双极结型晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106981510A CN106981510A (zh) | 2017-07-25 |
| CN106981510B true CN106981510B (zh) | 2019-11-01 |
Family
ID=59345443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710217341.8A Active CN106981510B (zh) | 2017-04-05 | 2017-04-05 | 一种碳化硅双极结型晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106981510B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108899361B (zh) * | 2018-07-11 | 2021-06-15 | 北京优捷敏半导体技术有限公司 | 一种碳化硅双极型晶体管及其制造方法 |
| CN108899358A (zh) | 2018-07-11 | 2018-11-27 | 北京优捷敏半导体技术有限公司 | 一种门极可关断晶闸管及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105870176A (zh) * | 2016-05-25 | 2016-08-17 | 电子科技大学 | 一种碳化硅双极结型晶体管 |
| CN105977287A (zh) * | 2016-07-25 | 2016-09-28 | 电子科技大学 | 一种碳化硅双极结型晶体管 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013107508A1 (en) * | 2012-01-18 | 2013-07-25 | Fairchild Semiconductor Corporation | Bipolar junction transistor with spacer layer and method of manufacturing the same |
-
2017
- 2017-04-05 CN CN201710217341.8A patent/CN106981510B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105870176A (zh) * | 2016-05-25 | 2016-08-17 | 电子科技大学 | 一种碳化硅双极结型晶体管 |
| CN105977287A (zh) * | 2016-07-25 | 2016-09-28 | 电子科技大学 | 一种碳化硅双极结型晶体管 |
Non-Patent Citations (1)
| Title |
|---|
| "High-Current-Gain SiC BJTs With Regrown Extrinsic Base and Etched JTE";Hyung-Seok Lee等;《IEEE TRANSACTIONS ON ELECTRON DEVICES》;20080831;第55卷(第8期);第1894-1898页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106981510A (zh) | 2017-07-25 |
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