CN108899326A - 一种阵列基板及其制作方法、显示面板 - Google Patents
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Abstract
本申请公开了一种阵列基板及其制作方法、显示面板，该阵列基板包括层叠的基板及至少第一膜层，第一膜层包括若干相互分离且平铺设置的膜层块，以降低第一膜层对所述阵列基板的应力。本申请在膜层厚度和成膜条件不变的前提下，通过图形化分隔膜层应力，改善基板翘曲，从而提高阵列基板的电学性能。
Description
技术领域
本申请涉及显示技术领域，特别是涉及一种阵列基板及其制作方法、显示面板。
背景技术
阵列基板制程对玻璃基板的翘曲程度有着严格的要求。
本申请的发明人在长期研发中发现，因薄膜应力导致的玻璃基板翘曲，将会造成成膜机台、曝光机台等机台与玻璃基板贴合不严，机台吸真空异常，制程无法进行。
电学性能是评价低温多晶硅薄膜晶体管器件性能的关键指标之一，在实际的结构中，氮化硅/氧化硅常被用作沟道补氢层(又称为介电层Inter Layer Dielectric,ILD)，其制程条件决定了低温多晶硅薄膜晶体管电学性能的好坏。但是在生产实践中，由于氮化硅/氧化硅需制作很厚，常常遇到电学性能和薄膜应力不可兼顾的情况，即电性表现优异的成膜条件却存在薄膜应力过大，基板翘曲形变严重的问题，受限于制程可行性的考量只能折中兼顾薄膜应力和电学性能，导致器件的电学特性大打折扣。
发明内容
本申请主要解决的技术问题是提供一种阵列基板及其制作方法、显示面板，分隔基板上膜层应力，改善基板翘曲形变程度，从而提高阵列基板的电学特性。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种阵列基板，该阵列基板包括层叠的基板及至少第一膜层，第一膜层包括若干相互分离且平铺设置的膜层块，以降低第一膜层对阵列基板的应力。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种阵列基板的制作方法，具体包括：提供一基板；在基板上依次形成缓冲层、半导体层以及栅极绝缘层；在栅极绝缘层远离基板的一侧形成多条凹槽；在栅极绝缘层上形成栅极；在栅极上形成由多条凹槽分隔成多个独立单元的介电层。
为解决上述技术问题，本申请采用的又一个技术方案是：提供一种一种显示面板，该显示面板包括上述任一项的阵列基板。
本申请的有益效果是：区别于现有技术的情况，本申请提供的阵列基板包括层叠的基板及至少第一膜层，第一膜层包括若干相互分离且平铺设置的膜层块，以降低第一膜层对阵列基板的应力，改善基板的翘曲形变程度，从而提高阵列基板的电学性能。
附图说明
图1是本申请阵列基板第一实施方式的结构示意图；
图2是本申请阵列基板第一实施方式的俯视结构示意图；
图3是本申请阵列基板第二实施方式结构示意图；
图4是本申请阵列基板第二实施方式中栅极绝缘层一俯视结构示意图；
图5是本申请阵列基板第二实施方式中栅极绝缘层另一俯视结构示意图；
图6是本申请阵列基板制作方法一实施方式流程示意图；
图7是本申请显示面板一实施方式的结构示意图。
具体实施方式
本申请提供一种阵列基板及其制作方法、显示面板，为使本申请的目的、技术方案和技术效果更加明确、清楚，以下对本申请进一步详细说明，应当理解此处所描述的具体实施条例仅用于解释本申请，并不用于限定本申请。
参阅图1和图2，图1是本申请阵列基板第一实施方式的结构示意图，图2是本申请阵列基板第一实施方式的俯视结构示意图，该阵列基板包括包括层叠设置的基板1及至少第一膜层2，其中，第一膜层2包括若干相互分离且平铺设置的膜层块，以降低第一膜层2对阵列基板的应力。
可选的，基板1可以是玻璃基板或塑料基板。
可选的，第一膜层2可以是氧化硅层、氮化硅层、或者由氧化硅与氮化硅层叠构成的复合层。
在本实施例中，第一膜层2沉积在基板1上，为了降低第一膜层2的应力，改善基板1的翘曲形变程度，将第一膜层2设置成若干个相互分离且平铺设置的膜层块，该若干个膜层块的厚度相同。其中，为了使得应力能够得到均匀释放，将各膜层块等距离间隔设置。在其他实施方式中，各膜层块之间的距离也可以不相等，各膜层块只需分离、平铺设置即可。
区别于现有技术，本实施例中第一膜层2包括若干相互分离且平铺设置的膜层块，将第一膜层2进行分隔，可以降低第一膜层2对阵列基板的应力，降低基板1翘曲程度，从而提高阵列基板的电学性能。
请参阅图3，图3是本申请阵列基板第二实施方式结构示意图，在本实施方式中，该阵列基板包括层叠设置的基板1、第一膜层2、栅极绝缘层3，其中，第一膜层2是介电层，栅极绝缘层3设置于基板1与介电层之间。
可选的，基板1可以是玻璃基板或塑料基板。
可选的，介电层可以是氧化硅层、氮化硅层、或者由氧化硅与氮化硅层叠构成的复合层。
可选的，栅极绝缘层3可以是氧化硅层、氮化硅层、或者由氧化硅与氮化硅层叠构成的复合层。
在生产实践中，由于介电层需制作很厚，常常遇到电学性能和薄膜应力不可兼顾的情况，即电性表现优异的成膜条件却存在薄膜应力过大，阵列基板板翘曲形变严重的问题，受限于制程可行性的考量只能折中兼顾薄膜应力和电学性能，导致器件的电学特性大打折扣。
本实施方式中，在栅极绝缘层3远离基板1的一侧设置有多条凹槽31，介电层被该多条凹槽31分隔成多个独立的单元。通过此种方式来分隔介电层的膜层，以降低膜层应力和改善基板1的翘曲形变程度。
具体的，沉积栅极绝缘层3后，利用曝光、蚀刻工艺在栅极绝缘层3的表面按照一定的周期、单元蚀刻制作凹槽31，栅极绝缘层3的凹槽31制作完成以后，将栅极绝缘层3的表面分隔成多个相互分离的单元图形，介电层即在栅极绝缘层3的单元图形上对应沉积成膜。凹槽31的深度为H，宽度为W，凹槽的深度H可等于也可小于介电层厚度，为减少蚀刻时间，提高产能，一般以小于介电层厚度作为工艺考量点，凹槽31的宽度W只要保证两个相邻单元充分分隔与隔离即可，在此不做具体限定。在一个优选的实施方式中，为了实现应力的均匀分隔，各个凹槽31的结构相同，即各个凹槽31的深度H和宽度W均保持一致。
在本实施方式中，多条凹槽31可以包括多条第一方向延伸的凹槽31以及多条第二方向延伸的凹槽31，具体请参阅图4，图4是本实施方式中栅极绝缘层3一俯视结构示意图，其中阴影部分表示栅极绝缘层3的表面凸起部分，空白部分表示凹槽31，第一方向延伸的凹槽31和第二方向延伸的凹槽31相互交错。可选的，第一方向和第二方向可以是如图4所示的互相垂直的两个方向，在其他实施方式中，第一方向和第二方向可以呈0-90°之间的任意角度。另外，相邻凹槽31之间的距离根据实际情况具体设定，在此不做限定。多条凹槽31的延伸方向还可以相同，具体请参阅图5，图5是本实施例中栅极绝缘层3另一俯视结构示意图，其中阴影部分表示栅极绝缘层3的表面凸起部分，空白部分表示凹槽31，凹槽31的延伸方向相同，相邻凹槽31之间的距离也可根据实际情况具体选择，在此不做限定。
在本实施方式中，该阵列基板中基板1与栅极绝缘层3之间还包括依次层叠的金属遮光层4、缓冲层5、半导体层6，栅极绝缘层3与第一膜层2之间还设有栅极7。
可选的，金属遮光层的材料为金属钼、钛、铝等。
可选的，缓冲层5为氧化硅层、氮化硅层、或者由氧化硅与氮化硅层叠构成的复合层。
可选的，半导体层6可以是非晶硅(A-Si)、多晶硅(P-Si)或低温多晶硅(LTPS)中的一种，也可以是经过掺杂的上述三种半导体。例如，在一种实施方式中，半导体层6包括非晶硅(A-Si)以及在非晶硅上形成的N+掺杂区或者P+掺杂区。半导体层还可以是IGZO(indiumgallium zinc oxide，铟镓锌氧化物)。
可选的，栅极7为钼、铝、铜、钛中的一种或者多种的组合。
区别于现有技术，本实施例中通过在栅极绝缘层3的表面形成一定周期、数量的凹槽31，将栅极绝缘层3分隔成图形化单元，介电层在互相独立、互不相连的单元图形上生长可分隔薄膜应力，降低基板1翘曲程度，从而能够提高阵列基板的电学性能。
参阅图6，图6是本申请阵列基板的制作方法一实施方式的流程示意图，该方法包括：
S61：提供一基板。
基板是清洗过的玻璃基板或塑料基板。
S62：在基板上依次形成缓冲层、半导体层以及栅极绝缘层。
通过物理气相沉积或者化学气相沉积的方式依次在基板上形成缓冲层、半导体层及栅极绝缘层。
优选的，在形成缓冲层前，在基板上形成金属遮光层，金属遮光层的材料为金属钼、钛、铝等。
可选的，缓冲层为氧化硅层、氮化硅层、或者由氧化硅与氮化硅层叠构成的复合层。
可选的，半导体层可以是非晶硅(A-Si)、多晶硅(P-Si)或低温多晶硅(LTPS)中的一种，也可以是经过掺杂的上述三种半导体。例如，在一种实施方式中，半导体层包括非晶硅(A-Si)以及在非晶硅上形成的N+掺杂区或者P+掺杂区。半导体层还可以是IGZO(indiumgallium zinc oxide，铟镓锌氧化物)。
可选的，栅极绝缘层可以是氧化硅层、氮化硅层、或者由氧化硅与氮化硅层叠构成的复合层。
S63：在栅极绝缘层远离基板的一侧形成多条凹槽。
在栅极绝缘层远离基板的一侧形成多条凹槽。具体的，沉积栅极绝缘层后，利用曝光、蚀刻工艺在栅极绝缘层的表面按照一定的周期、单元蚀刻制作凹槽，栅极绝缘层的凹槽制作完成以后，将栅极绝缘层的表面分隔成多个相互分离的单元图形，介电层即在栅极绝缘层的单元图形上对应沉积成膜。凹槽的深度为H，宽度为W，凹槽的深度H可等于也可小于介电层厚度，为减少蚀刻时间，提高产能，一般以小于介电层厚度作为工艺考量点，凹槽的宽度W只要保证两个相邻单元充分分隔与隔离即可，在此不做具体限定。在一个优选的实施方式中，为了实现应力的均匀分隔，各个凹槽的结构相同，即各个凹槽的深度H和宽度W均保持一致。
在本实施方式中，多条凹槽可以包括多条第一方向延伸的凹槽以及多条第二方向延伸的凹槽，第一方向延伸的凹槽和第二方向延伸的凹槽相互交错。可选的，第一方向和第二方向可以是互相垂直的两个方向，在其他实施方式中，第一方向和第二方向可以呈0-90°之间的任意角度，另外，相邻凹槽之间的距离根据实际情况具体设定，在此不做限定。多条凹槽的延伸方向还可以相同，当凹槽的延伸方向相同，相邻凹槽之间的距离也可根据实际情况具体选择，在此不做限定。
S64：在栅极绝缘层上形成栅极。
可选的，栅极为钼、铝、铜、钛中的一种或者多种的组合。
S65：在栅极上形成由多条凹槽分隔成多个独立单元的介电层。
介电层即在栅极绝缘层的单元图形上对应沉积成膜，使凹槽将介电层分隔成多个独立的单元。在本实施方式中介电层的制作，由整个基板连续成膜转变为在相互独立、互不相连的栅极绝缘层单元图形上成膜，所形成的介电层被凹槽分隔，以达到分隔应力的目的。
可选的，介电层为氧化硅层、氮化硅层、或者由氧化硅与氮化硅层叠构成的复合层。
区别于现有技术，本实施例中阵列基板通过在栅极绝缘层的表面形成一定周期、数量的凹槽，将栅极绝缘层分隔成图形化单元，介电层在互相独立、互不相连的单元图形上生长可分隔薄膜应力，降低基板翘曲程度，从而能够提高阵列基板的电学性能。
本申请还提供了一种显示面板，请参阅图7，图7是本申请提供的显示面板一实施方式结构示意图，如图7所示，显示面板70包括阵列基板71，阵列基板71为上述任一实施方式的阵列基板。
关于阵列基板71的具体结构，结合图1～图5以及相关的文字说明，已详尽描述，在此不再赘述。
区别于现有技术，本实施例中显示面板中通过将第一膜层分隔成图形化单元，使得第一膜层包括互相独立、互不相连膜层块，可分隔薄膜应力，降低基板翘曲程度，从而能够提高阵列基板的电学性能。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种阵列基板，其特征在于，所述阵列基板包括层叠的基板及至少第一膜层，所述第一膜层包括若干相互分离且平铺设置的膜层块，以降低所述第一膜层对所述阵列基板的应力。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一膜层是介电层，所述阵列基板包括位于所述介电层与所述基板之间的栅极绝缘层，其中，所述栅极绝缘层远离所述基板的一侧设置有多条凹槽，所述介电层被多条所述凹槽分隔成多个独立的单元。
3.根据权利要求2所述的阵列基板，其特征在于，多条所述凹槽包括多条第一方向延伸的所述凹槽以及多条第二方向延伸的所述凹槽，其中，所述第一方向延伸的所述凹槽和所述第二方向延伸的所述凹槽相互交错。
4.根据权利要求3所述的阵列基板，其特征在于，每条所述凹槽的结构相同。
5.根据权利要求2所述的阵列基板，其特征在于，所述凹槽的深度小于所述栅极绝缘层的厚度。
6.根据权利要求2所述的阵列基板，其特征在于，多条所述凹槽延伸的方向相同。
7.一种阵列基板的制作方法，其特征在于，包括：
提供一基板；
在所述基板上依次形成缓冲层、半导体层以及栅极绝缘层；
在所述栅极绝缘层远离所述基板的一侧形成多条凹槽；
在所述栅极绝缘层上形成栅极；
在所述栅极上形成由多条所述凹槽分隔成多个独立单元的介电层。
8.根据权利要求7所述的制作方法，其特征在于，所述在所述栅极绝缘层远离所述基板的一侧形成多条凹槽的步骤具体为：
在所述栅极绝缘层的一侧形成多条第一方向延伸的所述凹槽以及多条第二方向延伸的所述凹槽，所述第一方向延伸的所述凹槽和所述第二方向延伸的所述凹槽相互交错。
9.根据权利要求7所述的制作方法，其特征在于，所述栅极绝缘层和所述介电层通过沉积的方式形成。
10.一种显示面板，其特征在于，所述显示面板包括如权利要求1-5任一项所述的阵列基板。
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