CN108807514A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中方法包括：提供基底，所述基底上具有第一初始介质层，第一初始介质层中具有贯穿第一初始介质层的开口；在所述开口中形成金属栅电极，形成所述金属栅电极的方法包括：在所述开口中以及第一初始介质层上形成金属栅电极材料层；研磨金属栅电极材料层直至暴露出第一初始介质层的顶部表面；研磨金属栅电极材料层后，去除部分第一初始介质层，使第一初始介质层形成第一介质层，第一介质层的厚度小于第一初始介质层的厚度；形成贯穿第一介质层的源漏导电插塞，所述源漏导电插塞分别位于金属栅电极两侧。所述方法使半导体器件的电学性能得到提高。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
然而，无论是平面式的MOS晶体管还是鳍式场效应晶体管构成的半导体器件的电学性能均较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有第一初始介质层，第一初始介质层中具有贯穿第一初始介质层的开口；在所述开口中形成金属栅电极，形成所述金属栅电极的方法包括：在所述开口中以及第一初始介质层上形成金属栅电极材料层；研磨金属栅电极材料层直至暴露出第一初始介质层的顶部表面；研磨金属栅电极材料层后，去除部分第一初始介质层，使第一初始介质层形成第一介质层，第一介质层的厚度小于第一初始介质层的厚度；形成贯穿第一介质层的源漏导电插塞，所述源漏导电插塞分别位于金属栅电极两侧。
可选的，研磨所述金属栅电极材料层的工艺包括化学机械研磨工艺。
可选的，研磨所述金属栅电极材料层后且在去除部分第一初始介质层之前，第一初始介质层在垂直于基底顶部表面的方向上具有第一尺寸；所述第一介质层在垂直于基底顶部表面的方向上具有第二尺寸，第一尺寸和第二尺寸的差值为5nm～20nm。
可选的，去除部分第一初始介质层的工艺为刻蚀工艺。
可选的，去除部分第一初始介质层的工艺为干刻工艺；所述干刻蚀工艺的参数包括：采用的气体包括NF3、NH3和He，NF3的流量为50sccm～300sccm，NH3的流量为200sccm～600sccm，He的流量为200sccm～600sccm，源射频功率为10瓦～50瓦，腔室压强为3mtorr～20mtorr。
可选的，所述第一初始介质层的材料包括氧化硅。
可选的，所述金属栅电极和源漏导电插塞之间的距离为6纳米～72纳米。
可选的，研磨所述金属栅电极材料层后，使金属栅电极材料层形成金属栅电极，所述金属栅电极的顶部表面和第一初始介质层的顶部表面齐平。
可选的，形成所述金属栅电极材料层之前，所述开口侧壁还具有侧墙；所述金属栅电极材料层还位于侧墙上；研磨金属栅电极材料层直至暴露出第一初始介质层的顶部表面和侧墙的顶部表面；所述第一介质层的表面低于侧墙的顶部表面；形成所述金属栅电极的方法还包括：研磨金属栅电极材料层后，使金属栅电极材料层形成初始金属栅电极，所述初始金属栅电极的顶部表面与第一初始介质层和侧墙的顶部表面齐平；去除部分初始金属栅电极，使初始金属栅电极形成金属栅电极，金属栅电极的顶部表面低于侧墙的顶部表面；所述半导体器件的形成方法还包括：在形成所述源漏导电插塞之前，在所述开口中形成位于金属栅电极顶部表面的保护层。
可选的，在去除部分初始金属栅电极之前，去除部分第一初始介质层。
可选的，在去除部分初始金属栅电极之后，去除部分第一初始介质层。
可选的，形成所述保护层后，去除部分第一初始介质层。
可选的，去除部分第一初始介质层后，形成所述保护层。
可选的，在形成所述保护层的过程中，形成位于第一介质层表面的中间层，中间层暴露出侧墙的顶部表面。
可选的，形成所述保护层和所述中间层的方法包括：形成覆盖第一介质层、侧墙和金属栅电极的保护材料层；平坦化所述保护材料层直至暴露出侧墙的顶部表面，形成所述保护层和所述中间层。
可选的，还包括：在形成所述源漏导电插塞之前，在所述中间层、侧墙和保护层上形成第二介质层；所述源漏导电插塞还贯穿所述中间层和中间层上的第二介质层；形成贯穿保护层和保护层上第二介质层的栅极导电插塞。
可选的，所述中间层的介电常数大于第二介质层的介电常数，且所述中间层的介电常数大于第一介质层的介电常数。
可选的，所述中间层和所述保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第一介质层和所述第二介质层的材料包括氧化硅。
可选的，所述金属栅电极材料层包括功函数材料层和位于功函数材料层上的栅电极本体材料层，功函数材料层位于开口侧壁和底部、以及第一初始介质层上；所述金属栅电极包括位于所述开口中的功函数层和栅电极本体层，功函数层位于所述开口侧壁和底部，栅电极本体层位于功函数层上。
本发明还提供一种采用上述任意一项方法所形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，尽管在研磨金属栅电极材料层的过程中容易将金属栅电极材料层的材料嵌入开口周围第一初始介质层的顶部表面，但是，由于研磨金属栅电极材料层后去除了部分第一初始介质层，因此在去除部分第一初始介质层的过程中会去除嵌入第一初始介质层中的金属栅电极材料层的材料。进而，形成贯穿第一介质层的源漏导电插塞后，避免源漏导电插塞和金属栅电极之间存在金属栅电极材料层的材料。因此当在金属栅电极和源漏导电插塞上分别施加电压后，避免源漏导电插塞和金属栅电极之间存在金属栅电极材料层的材料而引起金属栅电极和源漏导电插塞之间的电场强度较大，不易使金属栅电极和源漏导电插塞之间产生漏电。从而提高了半导体器件的电学性能。
附图说明
图1至图3是一种半导体器件形成过程的结构示意图；
图4至图11是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的电学性能较差。
图1至图3是一种半导体器件形成过程的结构示意图。
参考图1，提供基底，所述基底上具有第一介质层110，第一介质层110中具有贯穿第一介质层110的开口；在所述开口中以及第一介质层110上形成金属栅电极材料层120。
参考图2，研磨金属栅电极材料层120直至暴露出第一介质层110的顶部表面，使金属栅电极材料层120形成初始栅电极121。
参考图3，去除部分初始栅电极121(参考图2)，使初始栅电极121形成金属栅电极122，金属栅电极122的厚度小于初始栅电极121的厚度；在开口中形成位于金属栅电极122顶部表面的保护层130；在第一介质层110和保护层130上形成第二介质层140；形成贯穿第一介质层110和第二介质层140的源漏导电插塞150。
第二介质层140和保护层130中用于形成位于与金属栅电极122连接的栅极导电插塞。
然而，上述方法形成的半导体器件的电学性能较差，经研究发现，原因在于：
在研磨金属栅电极材料层120时，为了完全去除第一介质层110顶部表面的金属栅电极材料层120，通常会进行一定的过研磨。过研磨工艺不仅研磨开口中的金属栅电极材料层120还研磨第一介质层110。由于第一介质层110的硬度相对于金属栅电极材料层120的硬度较小，因此过研磨工艺容易在第一介质层110的表面产生划伤，进而容易将金属栅电极材料层120的材料嵌入开口周围的第一介质层110顶部表面。为了方便说明，将嵌入开口周围的第一介质层110顶部表面的材料称为嵌入材料。所述嵌入材料和第一介质层110的结合力较大，因此采用清洗工艺也难以将嵌入材料从第一介质层110顶部表面去除。去除部分初始栅电极121之前，嵌入材料和初始栅电极121连接。形成金属栅电极122后，嵌入材料位于金属栅电极122周围靠近金属栅电极122的第一介质层110顶部表面。
去除部分初始栅电极121后，能够避免金属栅电极122和嵌入材料直接连接，进而能够避免由于金属栅电极122和嵌入材料直接连接引起的金属栅电极122和源漏导电插塞150之间的漏电。
随着半导体特征尺寸的不断减小，金属栅电极122和源漏导电插塞150之间的距离不断减小。而嵌入材料分布在金属栅电极122周围靠近金属栅电极122的第一介质层110顶部表面，因此容易使源漏导电插塞150和嵌入材料连接在一起。由于嵌入材料和金属栅电极122之间的最小距离小于源漏导电插塞150和金属栅电极122之间的距离，因此在金属栅电极122和源漏导电插塞150上分别施加电压后，使金属栅电极122和嵌入材料之间的电场强度较大，金属栅电极122和源漏导电插塞150之间容易产生漏电。
为了解决上述问题，本发明提供一种半导体器件的形成方法，基底上的第一初始介质层中具有贯穿第一初始介质层的开口；在开口中形成金属栅电极的方法包括：在开口中以及第一初始介质层上形成金属栅电极材料层；研磨金属栅电极材料层直至暴露出第一初始介质层的顶部表面；研磨金属栅电极材料层后，去除部分第一初始介质层，使第一初始介质层形成第一介质层，第一介质层的厚度小于第一初始介质层的厚度；然后形成贯穿第一介质层且分别位于金属栅电极两侧的源漏导电插塞。所述方法能够降低源漏导电插塞和金属栅电极之间漏电的几率，从而提高了半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明一实施例中半导体器件形成过程的结构示意图。
参考图4，提供基底200，所述基底200上具有第一初始介质层210，第一初始介质层210中具有贯穿第一初始介质层210的开口220。
所述开口220侧壁还具有侧墙230。
本实施例中，以半导体器件为鳍式场效应晶体管为示例进行说明，相应的，基底200包括半导体衬底201和位于半导体衬底201上的鳍部202。
所述半导体衬底201可以是单晶硅、多晶硅或非晶硅。所述半导体衬底201的材料还可以为锗、锗化硅、砷化镓等半导体材料。本实施例中，半导体衬底201的材料为单晶硅。
本实施例中，所述鳍部202通过图形化半导体衬底201而形成。在其它实施例中，可以是：在半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
本实施例中，所述半导体衬底201上还具有隔离结构(图中未标示)，所述隔离结构覆盖鳍部202的部分侧壁表面，且所述隔离结构的顶部表面低于所述鳍部202的顶部表面。
所述隔离结构的材料包括氧化硅。
在其它实施例中，所述半导体器件为平面式MOS晶体管，相应的，所述基底为平面式的半导体衬底。
具体的，在基底200上形成伪栅极结构；在所述伪栅极结构的侧壁形成侧墙230；在伪栅极结构和侧墙230两侧的基底200中形成源漏掺杂区(未标示)；形成源漏掺杂区后，在所述基底200上形成覆盖侧墙230侧壁的第一初始介质层210，且第一初始介质层210暴露出侧墙230的顶部表面和伪栅极结构的顶部表面；去除伪栅极结构，形成开口220。
具体的，在伪栅极结构和侧墙230两侧的鳍部202中形成源漏掺杂区。
所述伪栅极结构包括位于基底200上的伪栅介质层和位于伪栅介质层上的伪栅电极层。
所述伪栅电极层的材料为多晶硅。
本实施例中，以伪栅介质层的材料为氧化硅进行示例。
在其它实施例中，伪栅介质层的材料为高K(K大于3.9)介质材料，相应的，去除伪栅电极层而形成开口，形成开口后，伪栅介质层构成栅介质层。
本实施例中，所述开口220暴露出鳍部202的部分顶部表面和部分侧壁表面。
第一初始介质层210的材料包括氧化硅。
第一初始介质层210的材料层采用沉积工艺形成，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成第一初始介质层210的材料层，使第一初始介质层210的材料层的填充性较好。
本实施例中，第一初始介质层210还位于隔离结构上，侧墙230还位于隔离结构上。
接着，在所述开口220中形成金属栅电极，形成所述金属栅电极的方法包括：在所述开口220中以及第一初始介质层210上形成金属栅电极材料层；研磨金属栅电极材料层直至暴露出第一初始介质层210的顶部表面。
本实施例中，形成所述金属栅电极的方法还包括：研磨金属栅电极材料层后，使金属栅电极材料层形成初始金属栅电极，所述初始金属栅电极的顶部表面与第一初始介质层和侧墙的顶部表面齐平；去除部分初始金属栅电极，使初始金属栅电极形成金属栅电极，金属栅电极的顶部表面低于侧墙230的顶部表面。
在其它实施例中，研磨金属栅电极材料层后，使金属栅电极材料层形成金属栅电极，金属栅电极的顶部表面和第一初始介质层的顶部表面齐平。
参考图5，在所述开口220(参考图4)中以及第一初始介质层210上形成金属栅电极材料层241。
本实施例中，由于形成了侧墙230，因此所述金属栅电极材料层241位于开口220中、第一初始介质层210上以及侧墙230上。在其它实施例中，当不形成侧墙时，所述金属栅电极材料层位于开口中和第一初始介质层上。
形成所述金属栅电极材料层241的工艺为沉积工艺，如溅射工艺。
本实施例中，在形成所述金属栅电极材料层241之前，还包括：在开口220的侧壁和底部、以及第一初始介质层210上形成栅介质材料层240。所述金属栅电极材料层241位于栅介质材料层240表面。
所述栅介质材料层240的材料为高K介质材料。
本实施例中，所述金属栅电极材料层241包括功函数材料层和位于功函数材料层上的栅电极本体材料层，功函数材料层位于开口220侧壁和底部、以及第一初始介质层210上。
本实施例中，所述功函数材料层位于栅介质材料层240表面。
在其它实施例中，金属栅电极材料层不包括功函数材料层，仅包括栅电极本体材料层。
所述栅电极本体材料层的材料为金属，如铜或钨。
参考图6，研磨金属栅电极材料层241(参考图5)直至暴露出第一初始介质层210的顶部表面。
研磨金属栅电极材料层241的工艺包括化学机械研磨工艺。
本实施例中，研磨金属栅电极材料层241直至暴露出第一初始介质层210的顶部表面和侧墙230的顶部表面。
本实施例中，在研磨金属栅电极材料层241的过程中还研磨了栅介质材料层240(参考图5)，直至暴露出第一初始介质层210的顶部表面和侧墙230的顶部表面。
本实施例中，研磨金属栅电极材料层241后，使金属栅电极材料层241形成初始金属栅电极243，所述初始金属栅电极243的顶部表面与第一初始介质层210和侧墙230的顶部表面齐平；研磨栅介质材料层240后，使栅介质材料层240形成初始栅介质层242，初始栅介质层242的顶部表面与第一初始介质层210和侧墙230的顶部表面齐平。
在研磨金属栅电极材料层241的过程中，为了完全去除第一初始介质层210顶部表面的金属栅电极材料层241，通常会进行一定的过研磨。过研磨工艺不仅研磨开口220中金属栅电极材料层241还研磨第一初始介质层210。由于第一初始介质层210的硬度相对于金属栅电极材料层241的硬度较小，因此过研磨工艺容易在第一初始介质层210的表面产生划伤，进而容易将金属栅电极材料层241的材料嵌入开口220周围第一初始介质层210顶部表面。为了方便说明，将嵌入第一初始介质层210顶部表面的金属栅电极材料层241的材料称为嵌入材料。所述嵌入材料和第一初始介质层210的结合力较大，因此采用清洗工艺也难以将嵌入材料从第一初始介质层210顶部表面去除。
参考图7，去除部分初始金属栅电极243(参考图6)，使初始金属栅电极243形成金属栅电极245，金属栅电极245的顶部表面低于侧墙230的顶部表面。
具体的，在垂直于基底200顶部表面的方向上去除部分初始金属栅电极243。
形成金属栅电极245后，源漏掺杂区位于金属栅电极245和侧墙230两侧的基底200中，具体的，源漏掺杂区位于金属栅电极245和侧墙230两侧的鳍部202中。
本实施例中，在去除部分初始金属栅电极243的过程中，还去除了部分初始栅介质层242，使初始栅介质层242形成栅介质层244。
栅介质层244位于开口220的侧壁和底部。金属栅电极245位于栅介质层244上。
所述金属栅电极245包括位于所述开口220中的功函数层和栅电极本体层，功函数层位于所述开口220的侧壁和底部，栅电极本体层位于功函数层上。
所述功函数层对应所述功函数材料层。所述栅电极本体层对应所述栅电极本体材料层。
参考图8，研磨金属栅电极材料层241(参考图5)后，去除部分第一初始介质层210(参考图7)，使第一初始介质层210形成第一介质层211，第一介质层211的厚度小于第一初始介质层210的厚度。
所述第一介质层211的厚度和第一初始介质层210的厚度均指的是在垂直于基底200顶部表面方向上的尺寸。
所述第一介质层211的表面低于侧墙230的顶部表面。
在一个实施例中，研磨所述金属栅电极材料层241后且在去除部分第一初始介质层210之前，第一初始介质层210在垂直于基底200顶部表面的方向上具有第一尺寸；所述第一介质层211在垂直于基底200顶部表面的方向上具有第二尺寸，第一尺寸和第二尺寸的差值为5nm～20nm。第一尺寸和第二尺寸的差值选择上述范围的意义包括：若第一尺寸和第二尺寸的差值小于5nm，导致有少量的嵌入材料残留，降低源漏导电插塞和金属栅电极之间漏电的几率的程度较小；若第一尺寸和第二尺寸的差值大于20nm，导致对第一初始介质层210的刻蚀量较大，降低工艺效率且增加了工艺成本。
本实施例中，在去除部分初始金属栅电极243之后，去除部分第一初始介质层210。
在其它实施例中，在去除部分初始金属栅电极之前，去除部分第一初始介质层。
去除部分第一初始介质层210的工艺为刻蚀工艺。
研磨金属栅电极材料层241后，去除了部分第一初始介质层210，在去除部分第一初始介质层210的过程中去除了嵌入第一初始介质层210中的嵌入材料。
在一个实施例中，去除部分第一初始介质层210的工艺为干刻工艺；所述干刻蚀工艺的参数包括：采用的气体包括NF3、NH3和He，NF3的流量为50sccm～300sccm，NH3的流量为200sccm～600sccm，He的流量为200sccm～600sccm，源射频功率为10瓦～50瓦，腔室压强为3mtorr～20mtorr。
参考图9，在所述开口220中形成位于金属栅电极245顶部表面的保护层250。
在后续形成所述源漏导电插塞之前，形成保护层250。
本实施例中，去除部分第一初始介质层210后，形成所述保护层250。在其它实施例中，可以是：形成所述保护层后，去除部分第一初始介质层。
本实施例中，保护层250还位于栅介质层244的顶部表面。
在其它实施例中，当栅介质层仅位于基底和金属栅电极之间时，保护层仅位于金属栅电极的顶部表面。
本实施例中，在形成所述保护层250的过程中，形成位于第一介质层211表面的中间层260，中间层260暴露出侧墙230的顶部表面。
具体的，形成所述保护层250和所述中间层260的方法包括：形成覆盖第一介质层211、侧墙230和金属栅电极245的保护材料层；平坦化所述保护材料层直至暴露出侧墙230的顶部表面，形成所述保护层250和所述中间层260。
本实施例中，所述中间层260的介电常数大于第一介质层211的介电常数。
具体的，所述中间层260和所述保护层250的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
在其它实施例中，可以不形成中间层，后续形成的第二介质层能够和第一介质层直接接触。
接着，形成贯穿第一介质层211的源漏导电插塞，所述源漏导电插塞分别位于金属栅电极245两侧。
本实施例中，还包括：在形成所述源漏导电插塞之前，在所述中间层、侧墙和保护层上形成第二介质层；所述源漏导电插塞还贯穿所述中间层和中间层上的第二介质层；形成贯穿保护层和保护层上第二介质层的栅极导电插塞。
参考图10，在所述中间层260、侧墙230和保护层250上形成第二介质层270。
所述第二介质层270的材料包括氧化硅。
形成所述第二介质层270的工艺为沉积工艺，如高密度等离子体化学气相沉积工艺。第一介质层211的密度小于第二介质层270的密度。
所述中间层260的介电常数大于第二介质层270的介电常数。
所述中间层260的介电常数大于第一介质层211的介电常数，且中间层260的介电常数大于第二介质层270的介电常数，好处包括：使金属栅电极245和后续形成的源漏导电插塞之间的耐击穿增强，使金属栅电极245和后续形成的栅极导电插塞之间的耐击穿增强。
参考图11，形成贯穿第一介质层211、中间层和中间层上的第二介质层的源漏导电插塞280，所述源漏导电插塞280分别位于金属栅电极245两侧；形成贯穿保护层250和保护层250上第二介质层270的栅极导电插塞290。
所述源漏导电插塞280位于源漏掺杂区上且和源漏掺杂区电学连接。
在一个实施例中，所述金属栅电极245和源漏导电插塞290之间的距离为6纳米～72纳米。在其它实施例中，金属栅电极和源漏导电插塞之间的距离可以选择其它数值。
由于去除了嵌入第一初始介质层210中的嵌入材料，因此形成贯穿第一介质层211的源漏导电插塞290后，能够避免导电插塞290和金属栅电极245之间存在嵌入材料。因此当在金属栅电极245和源漏导电插塞290上分别施加电压后，避免源漏导电插塞290和金属栅电极245之间存在嵌入材料而引起金属栅电极245和源漏导电插塞290之间的电场强度较大，不易使金属栅电极245和源漏导电插塞290之间产生漏电。从而提高了半导体器件的电学性能。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上具有第一初始介质层，第一初始介质层中具有贯穿第一初始介质层的开口；
在所述开口中形成金属栅电极，形成所述金属栅电极的方法包括：在所述开口中以及第一初始介质层上形成金属栅电极材料层；研磨金属栅电极材料层直至暴露出第一初始介质层的顶部表面；
研磨金属栅电极材料层后，去除部分第一初始介质层，使第一初始介质层形成第一介质层，第一介质层的厚度小于第一初始介质层的厚度；
形成贯穿第一介质层的源漏导电插塞，所述源漏导电插塞分别位于金属栅电极两侧。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，研磨所述金属栅电极材料层的工艺包括化学机械研磨工艺。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，研磨所述金属栅电极材料层后且在去除部分第一初始介质层之前，第一初始介质层在垂直于基底顶部表面的方向上具有第一尺寸；所述第一介质层在垂直于基底顶部表面的方向上具有第二尺寸，第一尺寸和第二尺寸的差值为5nm～20nm。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除部分第一初始介质层的工艺为刻蚀工艺。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，去除部分第一初始介质层的工艺为干刻工艺；所述干刻蚀工艺的参数包括：采用的气体包括NF3、NH3和He，NF3的流量为50sccm～300sccm，NH3的流量为200sccm～600sccm，He的流量为200sccm～600sccm，源射频功率为10瓦～50瓦，腔室压强为3mtorr～20mtorr。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一初始介质层的材料包括氧化硅。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述金属栅电极和源漏导电插塞之间的距离为6纳米～72纳米。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，研磨所述金属栅电极材料层后，使金属栅电极材料层形成金属栅电极，所述金属栅电极的顶部表面和第一初始介质层的顶部表面齐平。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述金属栅电极材料层之前，所述开口侧壁还具有侧墙；所述金属栅电极材料层还位于侧墙上；研磨金属栅电极材料层直至暴露出第一初始介质层的顶部表面和侧墙的顶部表面；所述第一介质层的表面低于侧墙的顶部表面；形成所述金属栅电极的方法还包括：研磨金属栅电极材料层后，使金属栅电极材料层形成初始金属栅电极，所述初始金属栅电极的顶部表面与第一初始介质层和侧墙的顶部表面齐平；去除部分初始金属栅电极，使初始金属栅电极形成金属栅电极，金属栅电极的顶部表面低于侧墙的顶部表面；
所述半导体器件的形成方法还包括：在形成所述源漏导电插塞之前，在所述开口中形成位于金属栅电极顶部表面的保护层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，在去除部分初始金属栅电极之前，去除部分第一初始介质层。
11.根据权利要求9所述的半导体器件的形成方法，其特征在于，在去除部分初始金属栅电极之后，去除部分第一初始介质层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，形成所述保护层后，去除部分第一初始介质层。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，去除部分第一初始介质层后，形成所述保护层。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，在形成所述保护层的过程中，形成位于第一介质层表面的中间层，中间层暴露出侧墙的顶部表面。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，形成所述保护层和所述中间层的方法包括：形成覆盖第一介质层、侧墙和金属栅电极的保护材料层；平坦化所述保护材料层直至暴露出侧墙的顶部表面，形成所述保护层和所述中间层。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，还包括：在形成所述源漏导电插塞之前，在所述中间层、侧墙和保护层上形成第二介质层；所述源漏导电插塞还贯穿所述中间层和中间层上的第二介质层；形成贯穿保护层和保护层上第二介质层的栅极导电插塞。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，所述中间层的介电常数大于第二介质层的介电常数，且所述中间层的介电常数大于第一介质层的介电常数。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，所述中间层和所述保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第一介质层和所述第二介质层的材料包括氧化硅。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述金属栅电极材料层包括功函数材料层和位于功函数材料层上的栅电极本体材料层，功函数材料层位于开口侧壁和底部、以及第一初始介质层上；所述金属栅电极包括位于所述开口中的功函数层和栅电极本体层，功函数层位于所述开口侧壁和底部，栅电极本体层位于功函数层上。
20.一种根据权利要求1至19任意一项方法所形成的半导体器件。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112201614A (zh) * | 2019-07-08 | 2021-01-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100403540C (zh) * | 2004-04-27 | 2008-07-16 | 台湾积体电路制造股份有限公司 | 集成电路元件及其形成方法 |
| CN101681841A (zh) * | 2007-06-27 | 2010-03-24 | 国际商业机器公司 | 具有减少的寄生电容的高k/金属栅极MOSFET |
| CN102403301A (zh) * | 2010-09-17 | 2012-04-04 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其制造方法 |
| KR20140017294A (ko) * | 2012-07-31 | 2014-02-11 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| CN103578945A (zh) * | 2012-07-24 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 一种用于制造半导体器件的方法 |
| CN104752215A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105244277A (zh) * | 2014-06-26 | 2016-01-13 | 中芯国际集成电路制造(上海)有限公司 | 无结场效应晶体管及其形成方法 |
| CN105633135A (zh) * | 2014-11-06 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN105762108A (zh) * | 2014-12-19 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN106298669A (zh) * | 2015-06-24 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
-
2017
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100403540C (zh) * | 2004-04-27 | 2008-07-16 | 台湾积体电路制造股份有限公司 | 集成电路元件及其形成方法 |
| CN101681841A (zh) * | 2007-06-27 | 2010-03-24 | 国际商业机器公司 | 具有减少的寄生电容的高k/金属栅极MOSFET |
| CN102403301A (zh) * | 2010-09-17 | 2012-04-04 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构及其制造方法 |
| CN103578945A (zh) * | 2012-07-24 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 一种用于制造半导体器件的方法 |
| KR20140017294A (ko) * | 2012-07-31 | 2014-02-11 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| CN104752215A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105244277A (zh) * | 2014-06-26 | 2016-01-13 | 中芯国际集成电路制造(上海)有限公司 | 无结场效应晶体管及其形成方法 |
| CN105633135A (zh) * | 2014-11-06 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN105762108A (zh) * | 2014-12-19 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN106298669A (zh) * | 2015-06-24 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112201614A (zh) * | 2019-07-08 | 2021-01-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
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