CN108806579A - 显示面板 - Google Patents

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涂俊达
李明贤
林逸承
洪凯尉
杨创丞
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Abstract

一种显示面板包括像素阵列、多个第一至第二位移暂存器以及多个第一至第二放电电路。像素阵列具有多个栅极线。多个位移暂存器分别提供多个栅极信号至栅极线。多个第一放电电路分别接收第三栅极信号，以分别与对应的第一位移暂存器对同一第一栅极线行放电，第三栅极信号的上升沿实质地切齐对应的第一栅极信号的下降沿。多个第二放电电路分别接收第四栅极信号，以分别与对应的第二位移暂存器对同一第二栅极线行放电，第四栅极信号的上升沿实质地切齐对应的第二栅极信号的下降沿。

Description

显示面板
技术领域
本发明涉及一种显示装置，且特别涉及一种显示面板。
背景技术
随着电子技术的进步，显示装置已成为人们生活中不可或缺的工具。为提供良好的人机介面，高品质的显示面板已成为显示装置中必要的设备。
随着显示面板的分辨率不断地提升，设计者通常会利用交叉驱动式(InterlaceDriving)的栅极驱动电路来配置于显示面板中，以减少栅极驱动电路的布局面积，进而降低显示面板的边框。然而，在此设计形态下，会影响栅极驱动信号的下拉速度，亦即栅极驱动信号进行放电的下降时间(Falling Time)将会增加。在此情况下，将会使得显示面板整体的驱动时间延长，进而降低显示画面的品质。因此，如何设计出具有足够放电能力且具有较少的布局面积的栅极驱动电路，将是本领域相关技术人员重要的课题。
发明内容
本发明的实施例提供一种显示面板，可以使栅极信号在进行放电时的下降时间缩短，以降低显示面板整体的驱动时间，进而提升显示面板所呈现的显示画面的品质。
本发明的实施例的显示面板包括像素阵列、多个第一至第二位移暂存器以及多个第一至第二放电电路。像素阵列具有多个栅极线。多个第一位移暂存器耦接栅极线中的多个第一栅极线的第一端，以提供多个第一栅极信号至第一栅极线。多个第二位移暂存器耦接栅极线中的多个第二栅极线的第一端，以提供多个第二栅极信号至第二栅极线。多个第一放电电路耦接第一栅极线的第二端，并且分别接收第三栅极信号，以分别与对应的第一位移暂存器对同一第一栅极线行放电，其中第三栅极信号的上升沿实质地切齐对应的第一位移暂存器所提供的第一栅极信号的下降沿。多个第二放电电路耦接第二栅极线的第二端，并且分别接收第四栅极信号，以分别与对应的第二位移暂存器对同一第二栅极线行放电，其中第四栅极信号的上升沿实质地切齐对应的第二位移暂存器所提供的第二栅极信号的下降沿。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例的显示面板的示意图。
图2是依照本发明一实施例的显示面板的波形示意图。
图3是依照本发明一实施例的位移暂存器及放电电路于显示面板中的示意图。
图4是依照本发明另一实施例的第一侧的位移暂存器及放电电路的电路图。
附图标记说明：
100、300：显示面板
110：像素阵列
311、321：充电电路
312、322：上拉电路
313～314、323～324：稳压电路
315、325：下拉电路
DC1～DC16、DC21：放电电路
SR1～SR16、SRA：位移暂存器
A1：驱动信号
ST1、ST2：启动信号
CLK1、CLK2：时钟信号
VIN1、VIN2：内部电压
DS1、DS2：下拉信号
VSS：系统低电压
P11～PN1、P12～PN2、P13～PN3：像素
G1～G16：栅极线
GS1～GS16：栅极信号
M1～M2、T1～T19：晶体管
C1、C2：电容
t1、t2：时间点
具体实施方式
图1是依照本发明一实施例的显示面板100的示意图。请参照图1，在本实施例中，显示面板100包括像素阵列110、多个第一位移暂存器(如位移暂存器SR1、SR3～SR15等奇数编号的位移暂存器)、多个第二位移暂存器(如位移暂存器SR2、SR4～SR16等偶数编号的位移暂存器)、多个第一放电电路(如放电电路DC1、DC3～DC15等奇数编号的放电电路)以及多个第二放电电路(如放电电路DC2、DC4～DC16等偶数编号的放电电路)。
像素阵列110中具有多个像素(如像素P11～PN1、P12～PN2、P13～PN3)及多个栅极线G1～G16。值得一提的是，像素P11～PN1、P12～PN2、P13～PN3是以矩阵排列，并且可配置于数据线(未绘制)与栅极线G1～G16的交错处，以通过相对应的栅极线G1～G16与数据线(未绘制)来控制像素阵列(如像素阵列110)的电路操作。在本发明实施例中，本领域通常知识者可以依据显示面板100的设计需求，来决定像素阵列110中的像素、栅极线、放电电路以及位移暂存器的数量，本发明并不限于上述所举例的数量。并且，上述的N为正整数。为便于说明，图1的实施例仅以栅极线G1～G16、多个像素P11～PN1、P12～PN2、P13～PN3来示出，但本发明不以此为限。
在本实施例中，这些第一位移暂存器(如位移暂存器SR1、SR3、…、SR15)分别耦接至这些栅极线G1～G16中的多个第一栅极线(如栅极线G1、G3～G15等奇数编号的栅极线)的第一端。并且，这些第一位移暂存器(如位移暂存器SR1、SR3～SR15)分别提供多个第一栅极信号(如栅极信号GS1、GS3～GS15等奇数编号的栅极信号)至这些第一栅极线(如栅极线G1、G3、…、G15)。举例来说，位移暂存器SR1耦接至栅极线G1的第一端，并且位移暂存器SR1可以提供栅极信号GS1至栅极线G1。位移暂存器SR3耦接至栅极线G3的第一端，并且位移暂存器SR3可以提供栅极信号GS3至栅极线G3，其余依此类推。
另一方面，这些第二位移暂存器(如位移暂存器SR2、SR4、…、SR16)分别耦接多个栅极线G1～G16中的多个第二栅极线(如栅极线G2、G4～G16等偶数编号的栅极线)的第一端。并且，这些第二位移暂存器(如位移暂存器SR2、SR4、…、SR16)分别提供多个第二栅极信号(如栅极信号GS2、GS4～GS16等偶数编号的栅极信号)至这些第二栅极线(如栅极线G2、G4、…、G16)。举例来说，位移暂存器SR2耦接至栅极线G2的第一端，并且位移暂存器SR2可以提供栅极信号GS2至栅极线G2。位移暂存器SR4耦接至栅极线G4的第一端，并且位移暂存器SR4可以提供栅极信号GS4至栅极线G2，其余依此类推。
在本实施例中，上述的第一栅极线是以多个奇数栅极线(如栅极线G1、G3、…、G15)为例，第二栅极线是以多个偶数栅极线(如栅极线G2、G4、…、G16)为例，但本发明实施例并不限于此。
于本实施例中，这些第一放电电路(如放电电路DC1、DC3、…、DC15)分别耦接至这些第一栅极线(如栅极线G1、G3、…、G15)的第二端，并且这些第一放电电路(如放电电路DC1、DC3、…、DC15)可以分别接收第三栅极信号(如栅极信号GS4、GS6～GS16等偶数编号的栅极信号)。举例来说，放电电路DC1耦接至栅极线G1的第二端，并且放电电路DC1可以接收位移暂存器SR4所提供的栅极信号GS4。此外，放电电路DC3耦接至栅极线G3的第二端，并且放电电路DC3可以接收位移暂存器SR6所提供的栅极信号GS6，其余依此类推。
于本实施例中，这些第二放电电路(如放电电路DC2、DC4、…、DC16)分别耦接至多个第二栅极线(如栅极线G2、G4、…、G16)的第二端，并且这些第二放电电路(如放电电路DC2、DC4、…、DC16)分别接收第四栅极信号(如栅极信号GS3、GS5～GS15等奇数编号的栅极信号)。举例来说，放电电路DC2耦接至栅极线G2的第二端，并且放电电路DC2可以接收位移暂存器SR5所提供的栅极信号GS5。此外，放电电路DC4可以耦接至栅极线G4的第二端，并且放电电路DC4可以接收位移暂存器SR7所提供的栅极信号GS7，其余依此类推。
如图1所示，上述的第一位移暂存器(如位移暂存器SR1、SR3～SR15)及第二放电电路(如放电电路DC2、DC4、…、DC16)可以分别配置于像素阵列110的第一侧(如像素阵列110的左侧)。并且，上述的第二位移暂存器(如位移暂存器SR2、SR4、…、SR16)及第一放电电路(如放电电路DC1、DC3、…、DC15)可以分别配置于像素阵列110的相对于第一侧的第二侧(如像素阵列110的右侧)，但本发明并不限于此。
图2是依照本发明一实施例的显示面板100的波形示意图。请同时参照图1及图2，在本实施例中，当启动信号ST为使能(例如为高电压电平)时，位移暂存器SR1～SR16会提供按序使能的栅极信号GS1～GS16，并且位移暂存器SR1～SR16与放电电路DC1～DC16会同步操作，以使位移暂存器SR1～SR16的其中的一与对应的放电电路(如DC1～DC16)同步对同一栅极线(如G1～G16)进行电压下拉，借此对应地形成栅极信号GS1～GS16的下降沿，并且降低栅极信号GS1～GS16所需的下降时间。
举例来说，以栅极信号GS1～GS5作为范例，在本实施例中，耦接栅极线G1的位移暂存器SR1及放电电路DC1会同步操作。换言之，当放电电路DC1接收位移暂存器SR4所提供的使能的栅极信号GS4时，则放电电路DC1将会与对应的位移暂存器SR1对栅极线G1进行放电动作，如时间点t1所示。其中，栅极信号GS4的上升沿会实质地切齐对应的位移暂存器SR1所提供的栅极信号GS1的下降沿。
另一方面，当放电电路DC2接收位移暂存器SR5所提供的使能的栅极信号GS5时，则放电电路DC2将会与对应的位移暂存器SR2对栅极线G2进行放电动作，如时间点t2所示。其中，栅极信号GS5的上升沿会实质地切齐对应的位移暂存器SR2所提供的栅极信号GS2的下降沿。
具体来说，在本实施例中，当各栅极线(如栅极线G1～G16)中的栅极信号(栅极信号GS1～GS16)进行放电动作时，本实施例可以分别通过配置于像素阵列110的第一侧及第二侧的第二放电电路(如放电电路DC2、DC4、…DC16)及第一放电电路(如放电电路DC1、DC3、…DC15)，同时与所对应的位移暂存器SR1～SR16对同一栅极线G1～G16进行放电动作。借此，当栅极信号GS1～GS16在进行放电动作时，本实施例可以提升栅极信号GS1～GS16由高电压电平下拉至低电压电平的能力，进而使栅极信号GS1～GS16的放电时间可以被缩短，以进一步缩短显示面板100操作时的整体延迟时间，借此改善显示画面的品质。
图3是依照本发明一实施例的位移暂存器及放电电路于显示面板中的示意图。请同时参照图1及图3，显示面板300大致相同于显示面板100，其中相同或相似元件使用相同或相似标号。在图3中，为便于说明，将分别以位移暂存器SR1及位移暂存器SR2来解释像素阵列110的第一侧及第二侧的第一位移暂存器及第二位移暂存器的电路结构。并且，将分别以放电电路DC1及放电电路DC2来解释像素阵列110的第二侧及第一侧的第一放电电路及第二放电电路的电路结构，其余的位移暂存器及放电电路的作动关系可以依此类推。
具体来说，在像素阵列110的第一侧(如像素阵列110的左侧)中，位移暂存器SR1(对应为第一位移暂存器)包括充电电路311(对应为第一充电电路)、上拉电路312(对应为第一上拉电路)、稳压电路313～314(对应为第一稳压电路及第二稳压电路)以及下拉电路315(对应为第一下拉电路)。
关于位移暂存器SR1的工作细节，详细来说，充电电路311接收启动信号ST1，并对内部电压VIN1(对应为第一内部电压)进行充电动作。值得一提的是，上拉电路312接收内部电压VIN1及时钟信号CLK1(对应为第一时钟信号)，并且，上拉电路312将依据内部电压VIN1及时钟信号CLK1的状态来上拉对应的第一栅极信号(如栅极信号GS1)。举例来说，在位移暂存器SR1中，当设定启动信号ST1为使能(例如为高电压电平)时，充电电路311可以对内部电压VIN1进行充电动作，此时，上拉电路312将依据内部电压VIN1及时钟信号CLK1的状态来上拉对应的栅极信号GS1，以使栅极信号GS1完成充电动作。
另一方面，本实施例的稳压电路313～314分别接收内部电压VIN1，并且，稳压电路313～314将依据内部电压VIN1的状态，来对第一栅极信号(如栅极信号GS1)进行稳压动作。其中，本实施例的稳压电路313～314可以相互交替运行。除此之外，本实施例的下拉电路315可以接收下拉信号DS1(对应为第一下拉信号)，并且，下拉电路315将依据下拉信号DS1的状态来下拉对应的第一栅极信号(如栅极信号GS1)。举例来说，在位移暂存器SR1中，当栅极信号GS1将进行放电动作时，下拉电路315将依据下拉信号DS1来下拉对应的栅极信号GS1，以使栅极信号GS1完成放电动作。
除此之外，在像素阵列110的第一侧(如像素阵列110的左侧)中，放电电路DC2(对应为第二放电电路)包括晶体管M2(对应为第二晶体管)。详细来说，晶体管M2的源极(对应为第一端)耦接至对应的第二栅极线(如栅极线G2)的第二端，晶体管M2的栅极(对应为控制端)接收第四栅极信号(如栅极信号GS5)，晶体管M2的漏极(对应为第二端)接收系统低电压VSS。
另一方面，在像素阵列110的第二侧(如像素阵列110的右侧)中，位移暂存器SR2(对应为第二位移暂存器)包括充电电路321(对应为第二充电电路)、上拉电路322(对应为第二上拉电路)、稳压电路323～324(对应为第三稳压电路及第四稳压电路)以及下拉电路325(对应为第二下拉电路)。
关于位移暂存器SR2的工作细节，详细来说，充电电路321接收启动信号ST2，并对内部电压VIN2(对应为第二内部电压)进行充电动作。值得一提的是，上拉电路322接收内部电压VIN2及时钟信号CLK2(对应为第二时钟信号)，并且，上拉电路322将依据内部电压VIN2及时钟信号CLK2的状态来上拉对应的第二栅极信号(如栅极信号GS2)。举例来说，在位移暂存器SR2中，当设定启动信号ST2为使能(例如为高电压电平)时，充电电路321可以对内部电压VIN2进行充电动作，此时，上拉电路322将依据内部电压VIN2及时钟信号CLK2的状态来上拉对应的栅极信号GS2，以使栅极信号GS2完成充电动作。
另一方面，本实施例的稳压电路323～324分别接收内部电压VIN2，并且，稳压电路323～324将依据内部电压VIN2的状态，来对第二栅极信号(如栅极信号GS2)进行稳压动作。其中，本实施例的稳压电路323～344可以相互交替运行。除此之外，本实施例的下拉电路325可以接收下拉信号DS2(对应为第二下拉信号)，并且，下拉电路325将依据下拉信号DS2的状态来下拉对应的第二栅极信号(如栅极信号GS2)。举例来说，在位移暂存器SR2中，当栅极信号GS2将进行放电动作时，下拉电路325将依据下拉信号DS2来下拉对应的栅极信号GS2，以使栅极信号GS2完成放电动作。
除此之外，在像素阵列110的第二侧(如像素阵列110的右侧)中，放电电路DC1(对应为第一放电电路)包括晶体管M1(对应为第一晶体管)。详细来说，晶体管M1的源极(对应为第一端)耦接至对应的第一栅极线(如栅极线G1)的第二端，晶体管M1的栅极(对应为控制端)接收第三栅极信号(如栅极信号GS4)，晶体管M1的漏极(对应为第二端)接收系统低电压VSS。
图4是依照本发明另一实施例的第一侧的位移暂存器及放电电路的电路图。请同时参照图3及图4，位移暂存器SRA及放电电路DC21大致分别相同于位移暂存器SR1及放电电路DC2，其不同之处在于上拉电路312(对应为第一上拉电路)可以更接收一驱动信号A1(对应为第一驱动信号)，其中相同或相似元件使用相同或相似标号。具体来说，在本实施例中，位移暂存器SRA(对应为第一位移暂存器)包括充电电路311(对应为第一充电电路)、上拉电路312(对应为第一上拉电路)、稳压电路313～314(对应为第一稳压电路及第二稳压电路)以及下拉电路315(对应为第一下拉电路)。
详细来说，在本实施例的充电电路311中，晶体管T1具有接收内部电压VIN1的第一端、接收启动信号ST1的控制端以及接收栅极信号的第二端。另一方面，上拉电路312中的晶体管T2具有接收时钟信号CLK1的第一端、接收内部电压VIN1的控制端以及接收驱动信号A1的第二端。上拉电路312中的晶体管T3具有接收时钟信号CLK1的第一端、接收内部电压VIN1的控制端以及耦接至电容C1的第二端的第二端。上拉电路312中的电容C1具有第一端及第二端，其中，电容C1的第一端接收内部电压VIN1，电容C1的第二端接收栅极信号GS1。
另一方面，在本实施例的稳压电路313中，晶体管T4的第一端及控制端相互耦接，并且晶体管T4具有耦接至晶体管T5的第一端的第二端。晶体管T5具有耦接至晶体管T4的第二端的第一端、接收内部电压VIN1的控制端以及接收系统低电压VSS的第二端。晶体管T6具有耦接至晶体管T4的第一端的第一端、耦接至晶体管T4的第二端的控制端以及耦接至晶体管T7的第一端的第二端。晶体管T7具有耦接至晶体管T6的第二端的第一端、接收内部电压VIN1的控制端以及接收系统低电压VSS的第二端。晶体管T8具有接收内部电压VIN1的第一端、耦接至晶体管T6的第二端的控制端以及耦接至晶体管T9的第一端的第二端。晶体管T9具有耦接至晶体管T8的第二端的第一端、耦接至晶体管T6的第二端的控制端以及接收系统低电压VSS的第二端。晶体管T10具有耦接至电容C1的第二端的第一端、耦接至晶体管T6的第二端的控制端以及接收系统低电压VSS的第二端。
另一方面，在本实施例的稳压电路314中，晶体管T11的第一端及控制端相互耦接，并且晶体管T11具有耦接至晶体管T12的第一端的第二端。晶体管T12具有耦接至晶体管T11的第二端的第一端、接收内部电压VIN1的控制端以及接收系统低电压VSS的第二端。晶体管T13具有耦接至晶体管T11的第一端的第一端、耦接至晶体管T11的第二端的控制端以及耦接至晶体管T14的第一端的第二端。晶体管T14具有耦接至晶体管T13的第二端的第一端、接收内部电压VIN1的控制端以及接收系统低电压VSS的第二端。晶体管T15具有接收内部电压VIN1的第一端、耦接至晶体管T13的第二端的控制端以及耦接至晶体管T16的第一端的第二端。晶体管T16具有耦接至晶体管T15的第二端的第一端、耦接至晶体管T13的第二端的控制端以及接收系统低电压VSS的第二端。晶体管T17具有耦接至电容C1的第二端的第一端、耦接至晶体管T13的第二端的控制端以及接收系统低电压VSS的第二端。
另一方面，在本实施例的下拉电路315中，晶体管T18具有接收内部电压VIN1的第一端、接收下拉信号DS1的控制端以及接收系统低电压VSS的第二端。晶体管T19具有耦接至电容C1的第二端的第一端、接收下拉信号DS1的控制端以及接收系统低电压VSS的第二端。值得一提的是，在本实施例的放电电路DC21中，晶体管M2具有接收栅极信号GS2的第一端、接收栅极信号GS5的控制端以及接收系统低电压VSS的第二端。
不同于前一实施例中的位移暂存器SR1，在本实施例中，位移暂存器SRA中的上拉电路312(对应为第一上拉电路)将依据内部电压VIN1(对应为第一内部电压)及时钟信号CLK1(对应为第一时钟信号)来上拉多个第一驱动信号中所对应的驱动信号A1(对应为第一驱动信号)。除此之外，本实施例的下拉电路315(对应为第一下拉电路)亦将依据下拉信号DS1(对应为第一下拉信号)来下拉对应的驱动信号A1。并且，本实施例的第一栅极信号的下降沿可以实质地切齐时钟信号CLK1的下降沿。
需注意到的是，图3中的位移暂存器SR2(对应为第二位移暂存器)及放电电路DC1(对应为第一放电电路)中的内部电路，可以分别相同或相似于图4中的位移暂存器SRA及放电电路DC21的内部电路。换言之，本领域技术人员可以依据图4中的位移暂存器SRA及放电电路DC21的内部电路，来分别实施图3中的位移暂存器SR2(对应为第二位移暂存器)及放电电路DC1(对应为第一放电电路)中的内部电路，在此恕不多作赘述。
综上所述，本发明的实施例所述显示面板可以利用配置于像素阵列的第二侧的多个第一放电电路，来分别接收第三栅极信号，以分别与对应的第一位移暂存器对同一第一栅极线进行放电，以使第三栅极线信号的上升沿可以实质地切齐对应的第一位移暂存器所提供的第一栅极信号的下降沿。此外，显示面板还可以利用配置于像素阵列的相对于第二侧的第一侧的多个第二放电电路，来分别接收第四栅极信号，以分别与对应的第二位移暂存器对同一第二栅极线进行放电，以使第四栅极信号的上升沿可以实质地切齐对应的第二位移暂存器所提供的第二栅极信号的下降沿。如此一来，本实施例的显示面板可以提升栅极信号由高电压电平下拉至低电压电平的放电能力且节省布局上的面积，借此改善显示画面的品质。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (13)

1.一种显示面板，包括：
一像素阵列，具有多个栅极线；
多个第一位移暂存器，耦接该些栅极线中的多个第一栅极线的第一端，以提供多个第一栅极信号至该些第一栅极线；
多个第二位移暂存器，耦接该些栅极线中的多个第二栅极线的第一端，以提供多个第二栅极信号至该些第二栅极线；
多个第一放电电路，耦接该些第一栅极线的第二端，并且分别接收一第三栅极信号，以分别与对应的第一位移暂存器对同一第一栅极线行放电，其中该第三栅极信号的上升沿实质地切齐对应的第一位移暂存器所提供的第一栅极信号的下降沿；以及
多个第二放电电路，耦接该些第二栅极线的第二端，并且分别接收一第四栅极信号，以分别与对应的第二位移暂存器对同一第二栅极线行放电，其中该第四栅极信号的上升沿实质地切齐对应的第二位移暂存器所提供的第二栅极信号的下降沿。
2.如权利要求1所述的显示面板，其中该些第一放电电路分别包括一第一晶体管，具有一第一端、一第二端与一控制端，其中该第一端耦接对应的第一栅极线的第二端，该控制端接收该第三栅极信号，该第二端接收一系统低电压。
3.如权利要求1所述的显示面板，其中该些第一位移暂存器分别包括：
一第一充电电路，接收一启动信号，以对一第一内部电压进行充电；
一第一上拉电路，接收该第一内部电压及一第一时钟信号，以依据该第一内部电压及该第一时钟信号上拉对应的第一栅极信号；
一第一稳压电路及一第二稳压电路，分别接收该第一内部电压，以依据该第一内部电压稳压对应的第一栅极信号，其中该第一稳压电路及该第二稳压电路为交替运行；以及
一第一下拉电路，接收一第一下拉信号，以依据该第一下拉信号下拉对应的第一栅极信号。
4.如权利要求3所述的显示面板，其中该第一上拉电路更依据该第一内部电压及该第一时钟信号上拉多个第一驱动信号中对应的第一驱动信号。
5.如权利要求4所述的显示面板，其中该第一下拉电路更依据该第一下拉信号下拉对应的第一驱动信号。
6.如权利要求3所述的显示面板，其中对应的第一栅极信号的下降沿实质地切齐该第一时钟信号的下降沿。
7.如权利要求1所述的显示面板，其中该些第二放电电路分别包括一第二晶体管，具有一第一端、一第二端与一控制端，其中该第一端耦接对应的第二栅极线的第二端，该控制端接收该第四栅极信号，该第二端则接收一系统低电压。
8.如权利要求1所述的显示面板，其中该些第二位移暂存器分别包括：
一第二充电电路，接收一启动信号，以对一第二内部电压进行充电；
一第二上拉电路，接收该第二内部电压及一第二时钟信号，以依据该第二内部电压及该第二时钟信号上拉对应的第二栅极信号；
一第三稳压电路及一第四稳压电路，分别接收该第二内部电压，以依据该第二内部电压稳压对应的第二栅极信号，其中该第三稳压电路及该第四稳压电路为交替运行；以及
一第二下拉电路，接收一第二下拉信号，以依据该第二下拉信号下拉对应的第二栅极信号。
9.如权利要求8所述的显示面板，其中该第二上拉电路更依据该第二内部电压及该第二时钟信号上拉多个第二驱动信号中对应的第二驱动信号。
10.如权利要求9所述的显示面板，其中该第二下拉电路更依据该第二下拉信号下拉对应的第二驱动信号。
11.如权利要求8所述的显示面板，其中对应的第二栅极信号的下降沿实质地切齐该第二时钟信号的下降沿。
12.如权利要求1所述的显示面板，其中该些第一位移暂存器及该些第二放电电路分别配置于该像素阵列的一第一侧，该些第二位移暂存器及该些第一放电电路分别配置于该像素阵列的相对于该第一侧的一第二侧。
13.如权利要求1所述的显示面板，其中该些第一栅极线为多个奇数栅极线，该些第二栅极线为多个偶数栅极线。
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