CN108666269A - 一种整合虚拟侧墙工艺的方法 - Google Patents
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Abstract
本发明涉及一种整合虚拟侧墙工艺的方法，包括以下步骤：提供一半导体衬底，所述半导体衬底具有栅极结构；形成第一掩膜层，使第一掩膜层覆盖半导体衬底；形成一虚拟侧墙层，使虚拟侧墙层覆盖第一掩膜层；刻蚀虚拟侧墙层，并停止于第一掩膜层；进行浅源漏离子注入工艺；去除虚拟侧墙层；形成第二掩膜层，使第二掩膜层覆盖第一掩膜层；刻蚀第二掩膜层及第一掩膜层，使需要形成西格玛形貌凹槽区域的半导体衬底暴露；刻蚀形成西格玛形貌凹槽区域；在西格玛形貌凹槽区域形成一锗硅层。其优点在于，通过虚拟侧墙层，能够减少源漏区硅衬底的损失，提高器件的均一性；通过第一掩膜层，有源区的氧化硅层极薄且均匀，刻蚀形成的西格玛形貌均匀。
Description
技术领域
本发明涉及半导体制造工艺技术领域，尤其涉及一种整合虚拟侧墙工艺的方法。
背景技术
CMOS制造技术是现代超大规模集成电路(VLSI)半导体工业的基础。高速、高效、低能耗的市场需求推动着半导体工业沿着摩尔定律不断发展。为了达到高速、高效、低能耗的市场需求，半导体器件单元，特别是金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorFiledEffecttransistor,MOSFET)，持续微缩，进入到了纳米时代。器件尺寸的缩小要求栅极按照一定的设计规则相应微缩，而为了降低短沟道效应，源漏极的结深也要相应地缩小。通过浅源漏掺杂(LowDoseDrain,LDD)，不仅可以抑制热载子效应和短沟道效应，同时还起到延展源漏极的作用。随着器件的关键尺寸缩小到45nm以下，源漏浅掺杂的PN结已经小于20nm以下，而且对其深度分布的轮廓越来越陡。这一需求需要离子注入能量要低，而且剂量基本保持不变甚至有所增加。这使得器件对LDD工艺很敏感，LDD能量和剂量的大小直接影响器件的电学性能。LDD能量过高，会加深LDD的PN结深，影响LDD的抑制热载子效应和短沟道效应；同时会增大射程端缺陷进而增大漏电流的产生，且在后续的镍硅化物的形成过程可能形成管道缺陷，进一步增大漏电流。LDD的有效剂量也直接影响金属硅化物到源漏极的接触电阻，从而影响器件的驱动电流。因此LDD掺杂离子的浓度、分布轮廓、活化等都是超浅结技术的关键。且随着CMOS的微缩，要求源漏区衬底硅损耗减少。
在产业中，LDD离子注入均是在偏移侧墙刻蚀以后，其离子注入掩膜为极薄的氧化硅；且此层极薄的氧化硅极易受到光刻返工、等待时间、LDD循环次数等因素的影响而增厚，同时也造成源漏区衬底硅的损耗。
在40nm技术节点以下，为了提高P型MOS(PMOS)的空穴迁移率，业界通常采用具有Σ形貌(西格玛形貌)的SiGe工艺来提高PMOS沟道的压应力。西格玛形貌决定了SiGe源漏对PMOS沟道的压应力的大小。故Σ形貌及其均一性是PMOS电学性能的重要影响因素。在实践过程中发现SiGeHM沉积前PMOS有源区的氧化层厚度对Σ形貌有很大的影响。所以通过控制有源区的氧化层厚度<20埃且稳定对于SiGe西格玛形貌是非常重要的工艺因素。
在目前的实践中,偏移侧墙刻蚀后，有源区(ActiveArea,AA)上会形成一层极薄的化学氧化层，且随着LDD离子注入数、光刻过程中的返工以及等待时间以及去胶过程等因素，这层极薄的化学氧化层会不断增厚且均匀性较差，对超浅结的离子注入的浓度、分布轮廓和PMOSSiGe西格玛形貌的控制提出了极大的挑战。
因此，需要一种应用在40nm以下制程工艺中(如45/40nm、32/28nm、22/20nm)，能够控制氧化层厚度及均匀性，减少浅源漏离子注入时硅衬底损失及离子流失，形成均一且稳定的西格玛形貌的方法，而目前关于这种方法还未见报道。
发明内容
本发明的目的是针对现有技术中的不足，提供一种整合虚拟侧墙工艺的方法。
为实现上述目的，本发明采取的技术方案是：
一种整合虚拟侧墙工艺的方法，包括以下步骤：
步骤S1、提供一半导体衬底，所述半导体衬底具有栅极结构；
步骤S2、形成第一掩膜层，使所述第一掩膜层覆盖所述半导体衬底的上表面、栅极结构的上表面及侧壁；
步骤S3、在所述第一掩膜层上形成一虚拟侧墙层，使所述虚拟侧墙层覆盖所述第一掩膜层的上表面及侧壁；
步骤S4、刻蚀所述虚拟侧墙层，并停止于所述第一掩膜层；
步骤S5、进行浅源漏离子注入工艺；
步骤S6、去除所述虚拟侧墙层，剩余所述第一掩膜层；
步骤S7、在所述第一掩膜层上形成第二掩膜层，使第二掩膜层覆盖所述第一掩膜层的上表面及侧壁；
步骤S8、刻蚀所述第二掩膜层及第一掩膜层，使需要形成西格玛形貌凹槽区域的所述半导体衬底暴露；
步骤S9、刻蚀所述半导体衬底，形成所述西格玛形貌凹槽区域；
步骤S10、在所述西格玛形貌凹槽区域形成一锗硅层。
优选的，所述第一掩膜层的材料为氮化硅或者氮氧化硅或者碳化硅。
优选的，所述虚拟侧墙层的材料为无定型碳。
优选的，所述第一掩膜层的厚度为20-50埃。
优选的，所述虚拟侧墙层的厚度为50-150埃。
优选的，所述第一掩膜层的厚度为30埃。
优选的，所述虚拟侧墙层的厚度为80埃。
优选的，所述步骤S6中，通过干法灰化去除所述虚拟侧墙层。
优选的，所述步骤S6中，通过湿法清洗去除所述虚拟侧墙层。
优选的，所述步骤S9中，通过干法刻蚀以及四乙基羟基胺刻蚀，在所述半导体衬底上形成所述西格玛形貌凹槽区域。
本发明采用以上技术方案，与现有技术相比，具有如下技术效果：
本发明的一种整合虚拟侧墙工艺的方法，利用第一掩膜层控制有源区氧化硅的生长，使氧化硅极薄且均匀；利用虚拟侧墙层替代传统的偏移侧墙定义浅源漏离子注入的区域，能够有效控制浅源漏离子注入造成的硅衬底损失和注入离子的流失；进行锗硅工艺时，因为PMOS的有源区的氧化硅层极薄且均匀，刻蚀后形成的西格玛形貌均匀，且易于控制形貌。
附图说明
图1是本发明的一个优选实施例的方法流程图。
图2是本发明的一个优选实施例中形成第一掩膜层的结构示意图。
图3是本发明的一个优选实施例中形成虚拟侧墙层的结构示意图。
图4是本发明的一个优选实施例中刻蚀虚拟侧墙层后的结构示意图。
图5是本发明的一个优选实施例中进行浅源漏离子注入工艺的结构示意图。
图6是本发明的一个优选实施例中形成第二掩膜层的结构示意图。
图7是本发明的一个优选实施例中使形成西格玛形貌凹槽区域暴露的结构示意图。
图8是本发明的一个优选实施例中刻蚀形成西格玛形貌凹槽区域的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
如图1所示，一种整合虚拟侧墙工艺的方法的一个优选的实施例，包括以下步骤：
步骤S1、提供一半导体衬底，所述半导体衬底具有栅极结构；
步骤S2、形成第一掩膜层，使所述第一掩膜层覆盖所述半导体衬底的上表面、栅极结构的上表面及侧壁；
步骤S3、在所述第一掩膜层上形成一虚拟侧墙层，使所述虚拟侧墙层覆盖所述第一掩膜层的上表面及侧壁；
步骤S4、刻蚀所述虚拟侧墙层，并停止于所述第一掩膜层；
步骤S5、进行浅源漏离子注入工艺；
步骤S6、去除所述虚拟侧墙层，剩余所述第一掩膜层；
步骤S7、在所述第一掩膜层上形成第二掩膜层，使第二掩膜层覆盖所述第一掩膜层的上表面及侧壁；
步骤S8、刻蚀所述第二掩膜层及第一掩膜层，使需要形成西格玛形貌凹槽区域的所述半导体衬底暴露；
步骤S9、刻蚀所述半导体衬底，形成所述西格玛形貌凹槽区域；
步骤S10、在所述西格玛形貌凹槽区域形成一锗硅层。
针对现有技术中，在刻蚀形成西格玛形貌凹槽区域前，由于氧化硅层会随着工艺的进行不断增厚且不均匀导致刻蚀形成的西格玛形貌不均一的缺陷。
本发明中，通过在半导体衬底上形成第一掩膜层，利用第一掩膜层隔离有源区的氧化层；通过形成一虚拟侧墙替代传统的偏移侧墙，从而定义浅源漏离子注入的区域，进行浅源漏离子注入；进而形成第二掩膜层，进行刻蚀，从而形成工艺窗口；从工艺窗口对半导体衬底进行刻蚀，形成均一的西格玛形貌的凹槽区域；最终在凹槽区域里形成锗硅层，完成锗硅工艺。
需要说明的是，浅源漏离子注入工艺包括光刻、注入、干法灰化以及湿法清洗标注工艺，均是本领域技术人员所熟知的技术，在此不再赘述。
在一种较优的实施方式中，所述第一掩膜层的材料包括但不限于氮化硅、氮氧化硅、碳化硅。
在一种较优的实施方式中，所述虚拟侧墙层的材料包括但不限于无定型碳。
在一种较优的实施方式中，所述第一掩膜层的厚度为20-50埃。
在一种较优的实施方式中，所述虚拟侧墙层的厚度为50-150埃。
在一种较优的实施方式中，所述第一掩膜层的厚度为30埃。
在一种较优的实施方式中，所述虚拟侧墙层的厚度为80埃。
在一种较优的实施方式中，所述步骤S6中，通过干法灰化去除所述虚拟侧墙层。
采用上述技术方案，由于干法灰化是半导体制造工艺中的常用技术手段，在此不再赘述。
在一种较优的实施方式中，所述步骤S6中，通过湿法清洗去除所述虚拟侧墙层。
采用上述技术方案，由于湿法清洗是半导体制造工艺中的常用技术手段，在此不再赘述。
在一种较优的实施方式中，所述步骤S9中，通过干法刻蚀以及四乙基羟基胺刻蚀，在所述半导体衬底上形成所述西格玛形貌凹槽区域。
以下以一种具体的实施方式进行说明，参照图2-图8；
如图2所示，在半导体衬底1上形成第一掩膜层2，第一掩膜层覆盖半导体衬底1的表面以及栅极101的表面和侧壁；
如图3所示，在第一掩膜层2上形成虚拟侧墙层3，使虚拟侧墙层3覆盖在第一掩膜层2的表面；
刻蚀虚拟侧墙层3，停止于第一掩膜层2，形成如图4所示的结构，通过虚拟侧墙层3定义浅源漏离子注入区域；
如图5所示，对浅源漏离子注入区域进行浅源漏离子注入工艺；
通过干法灰化去除虚拟侧墙层3，保留第一掩膜层2；
如图6所示，在第一掩膜层2上形成第二掩膜层4，使第二掩膜层4覆盖在第一掩膜层2的表面；
如图7所示，对第一掩膜层2和第二掩膜层4进行刻蚀，形成工艺窗口，使需要形成西格玛形貌凹槽区域的半导体衬底1暴露；
如图8所示，通过工艺窗口，利用干法刻蚀以及四乙基羟基胺刻蚀，对半导体衬底1进行刻蚀，使半导体衬底1上形成均一的西格玛形貌凹槽区域；
在西格玛形貌凹槽区域沉积形成一层锗硅层。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (10)
1.一种整合虚拟侧墙工艺的方法，其特征在于，包括以下步骤：
步骤S1、提供一半导体衬底，所述半导体衬底具有栅极结构；
步骤S2、形成第一掩膜层，使所述第一掩膜层覆盖所述半导体衬底的上表面、栅极结构的上表面及侧壁；
步骤S3、在所述第一掩膜层上形成一虚拟侧墙层，使所述虚拟侧墙层覆盖所述第一掩膜层的上表面及侧壁；
步骤S4、刻蚀所述虚拟侧墙层，并停止于所述第一掩膜层；
步骤S5、进行浅源漏离子注入工艺；
步骤S6、去除所述虚拟侧墙层，剩余所述第一掩膜层；
步骤S7、在所述第一掩膜层上形成第二掩膜层，使第二掩膜层覆盖所述第一掩膜层的上表面及侧壁；
步骤S8、刻蚀所述第二掩膜层及第一掩膜层，使需要形成西格玛形貌凹槽区域的所述半导体衬底暴露；
步骤S9、刻蚀所述半导体衬底，形成所述西格玛形貌凹槽区域；
步骤S10、在所述西格玛形貌凹槽区域形成一锗硅层。
2.根据权利要求1所述的整合虚拟侧墙工艺的方法，其特征在于，所述第一掩膜层的材料为氮化硅或者氮氧化硅或者碳化硅。
3.根据权利要求1所述的整合虚拟侧墙工艺的方法，其特征在于，所述虚拟侧墙层的材料为无定型碳。
4.根据权利要求1所述的整合虚拟侧墙工艺的方法，其特征在于，所述第一掩膜层的厚度为20-50埃。
5.根据权利要求1所述的整合虚拟侧墙工艺的方法，其特征在于，所述虚拟侧墙层的厚度为50-150埃。
6.根据权利要求4所述的整合虚拟侧墙工艺的方法，其特征在于，所述第一掩膜层的厚度为30埃。
7.根据权利要求5所述的整合虚拟侧墙工艺的方法，其特征在于，所述虚拟层墙层的厚度为80埃。
8.根据权利要求1所述的整合虚拟侧墙工艺的方法，其特征在于，所述步骤S6中，通过干法灰化去除所述虚拟侧墙层。
9.根据权利要求1所述的整合虚拟侧墙工艺的方法，其特征在于，所述步骤S6中，通过湿法清洗去除所述虚拟侧墙层。
10.根据权利要求1所述的整合虚拟侧墙工艺的方法，其特征在于，所述步骤S9中，通过干法刻蚀以及四乙基羟基胺刻蚀，在所述半导体衬底上形成所述西格玛形貌凹槽区域。
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