CN108666213A - 蚀刻方法以及记录介质 - Google Patents

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Abstract

一种蚀刻方法以及记录介质，不对非蚀刻对象的部分进行蚀刻，并且以高生产率充分地对氧化硅膜进行蚀刻。本蚀刻方法包括：第一变质工序，向热氧化膜的表面供给含有碱性气体和包含卤族元素的气体的混合气体，使氧化硅膜与混合气体发生化学反应，从而使热氧化膜变质而生成包含水分的反应生成物；第二变质工序，向热氧化膜与反应生成物的界面供给包含卤族元素的气体，利用反应生成物中包含的水分来使热氧化膜与包含卤族元素的气体发生化学反应，从而使热氧化膜变质而生成其它反应生成物；以及加热工序，对反应生成物和其它反应生成物进行加热来去除它们。

Description

蚀刻方法以及记录介质
技术领域
本发明涉及一种半导体晶圆等基板上形成的氧化硅膜的蚀刻方法以及记录介质。
背景技术
在半导体元件的制造工艺中，公知一种以不使用等离子体的方式对半导体晶圆(以下称作“晶圆”)的表面存在的氧化硅膜进行干蚀刻的方法。所述干蚀刻方法包括变质工序和加热工序，在变质工序中，使收纳有晶圆的腔室内成为接近真空状态的低压状态，一边将晶圆的温度调整为规定温度一边向腔室内供给至少包含氟化氢气体(HF)的气体，来使氧化硅膜变质而生成反应生成物，在加热工序中，对上述反应生成物进行加热来使其气化(升华)，通过在使氧化硅膜的表面变质为反应生成物后利用加热来去除该反应生成物，来对氧化硅膜进行蚀刻(参照专利文献1、2)。在专利文献1、2所公开的干蚀刻方法中，在变质工序中，供给包含氟化氢气体和氨气(NH3)的混合气体来使氧化硅膜变质而生成反应生成物。
上述干蚀刻方法例如应用于对图1所示的构造的晶圆W的氧化膜102进行蚀刻的工序中。如图1所示，在晶圆W的Si层100的表面形成有层间绝缘膜101。另外，在层间绝缘膜101形成有槽H(例如接触孔)，在该槽H的底部形成有氧化硅膜102。此外，在槽H的侧壁部形成有作为绝缘体的SiN膜103。
专利文献1：日本特开2007-180418号公报
专利文献2：日本特开2009-94307号公报
发明内容
发明要解决的问题
然而，在对形成于晶圆W的槽H的底部的氧化硅膜102进行蚀刻的情况下，在包括专利文献1、2所记载的蚀刻方法在内的以往的干蚀刻方法中，变质工序中的氧化硅膜102与混合气体的反应随着处理时间而变慢，氧化硅膜102相对于处理时间的变质量变为饱和状态(Saturation)。
这种现象是由于因混合气体中的氨气与氧化硅膜102的反应而生成的反应生成物(氟硅酸铵)引起的。如图2所示，反应生成物104与变质工序中的氧化硅膜102的变质处理时间成正比，逐渐在槽H内形成得较厚。在混合气体通过像这样较厚地形成于槽H内的反应生成物104中的情况下，混合气体的通过速度下降，使得混合气体难以到达槽H的底部的氧化硅膜102。由此，在槽H的底部，氧化硅膜102难以发生变质，即使在之后的加热工序中使反应生成物104升华，也残留有不需要的氧化硅膜102。
如上所述，虽然氧化硅膜102与混合气体的变质反应随着变质处理时间的经过而变慢，但是通过延长变质处理时间能够使槽H的底部的周缘部的氧化硅膜102全部变质。但是，当延长变质处理时间时，有时存在非蚀刻对象的部分进行变质反应等问题。
此外，为了充分去除氧化硅膜102，有时还需要将变质工序和加热工序重复进行多次，但是由于在从变质工序转移到加热工序时需要输送到其它加热用腔室之类的工序，因此若变质工序和加热工序的执行次数多则会导致生产率下降。
本发明是鉴于上述情况而完成的，其目的在于提供一种不对非蚀刻对象的部分进行蚀刻，并且能够以高生产率充分地对氧化硅膜进行蚀刻的蚀刻方法。
用于解决问题的方案
解决上述问题的本发明是基板上的氧化硅膜的蚀刻方法，其特征在于，包括：第一变质工序，向所述氧化硅膜的表面供给含有碱性气体和包含卤族元素的气体的混合气体，使所述氧化硅膜与所述混合气体发生化学反应，从而使所述氧化硅膜变质而生成包含水分的反应生成物；第二变质工序，向所述氧化硅膜与所述反应生成物的界面供给所述包含卤族元素的气体，利用所述反应生成物中包含的水分来使所述氧化硅膜与所述包含卤族元素的气体发生化学反应，从而使所述氧化硅膜变质而生成其它反应生成物；以及加热工序，对所述反应生成物和所述其它反应生成物进行加热来去除它们。
优选的是，所述包含卤族元素的气体为氟化氢，所述碱性气体是氨气。
所述其它反应生成物包括氟硅酸(dihydrogen hexafluorosilicate)。
优选的是，从所述第一变质工序开始起到所述第二变质工序结束为止使进行变质的腔室内的压力恒定。
所述氧化硅膜可以形成于形成在所述基板上的槽的底部。
所述氧化硅膜可以构成所述槽的底壁。
所述氧化硅膜可以构成所述槽的底部的侧壁。
所述氧化硅膜可以包括构成所述槽的底壁的氧化硅膜和构成所述槽的底部的侧壁的氧化硅膜。
构成所述槽的底壁的氧化硅膜与构成所述槽的底部的侧壁的氧化硅膜的种类也可以不同。
根据基于其它观点的本发明，是一种记录有能够由处理系统的控制计算机执行的程序的记录介质，其特征在于，所述程序通过由所述控制计算机执行，使所述处理系统进行上述蚀刻方法。
发明的效果
根据本发明，能够不对非蚀刻对象的部分进行蚀刻，并且以高生产率充分地对氧化硅膜进行蚀刻。
附图说明
图1是表示进行氧化硅膜的蚀刻之前的晶圆的表面(元件形成面)的构造的概要纵截面图。
图2是表示使用以往的蚀刻方法的晶圆表面的状态的概要纵截面图。
图3是处理系统的概要俯视图。
图4是表示PHT处理装置的结构的说明图。
图5是表示COR处理装置的结构的说明图。
图6是表示使用本发明的实施方式所涉及的蚀刻方法的晶圆表面的状态的概要纵截面图。
图7是本发明的其它实施方式所涉及的处理系统的概要俯视图。
图8是表示成为本发明的实施方式所涉及的蚀刻方法的蚀刻对象的晶圆的表面构造的其它例子的概要纵截面图。
图9是表示成为本发明的实施方式所涉及的蚀刻方法的蚀刻对象的晶圆的表面构造的其它例子的概要纵截面图。
图10是表示成为本发明的实施方式所涉及的蚀刻方法的蚀刻对象的晶圆的表面构造的其它例子的概要纵截面图。
附图标记说明
1：处理系统；4：PHT处理装置；5：COR处理装置；8：控制计算机；40：腔室；41：处理室；61：氟化氢气体供给路径；62：氨气供给路径；63：氩气供给路径；85：排气路径；100：Si层；100a：元件搭载部；101：层间绝缘膜；102：氧化硅膜(热氧化膜)；103：SiN膜；104：反应生成物；105：其它反应生成物；106：元件分离膜(涂布氧化膜)。
具体实施方式
下面参照附图来说明本发明的实施方式。此外，在本说明书和附图中，对具有实质上相同的功能结构的要素标注相同的标记来省略重复说明。
首先，对作为通过本实施方式所涉及的蚀刻方法进行处理的基板的晶圆的状态进行说明。如图1所示，晶圆W例如是形成为大致圆盘形的呈薄板状的硅晶圆，在Si(硅)层100的表面上例如形成有层间绝缘膜101。该层间绝缘膜101例如由采用偏置高密度等离子体CVD法(HDP-CVD法)形成的CVD(Chemical Vapor Deposition：化学气相沉积)系的氧化硅膜(等离子体CVD氧化膜)即HDP-SiO2膜构成。
另外，在层间绝缘膜101形成有例如用作接触孔的槽H，槽H的侧壁部形成有作为绝缘体的例如SiN膜103。该SiN膜103的下端部形成至与Si层100的上表面接触的位置。另外，在槽H的底部形成有氧化硅膜102，具体地说，槽H的底壁由氧化硅膜102构成。氧化硅膜102例如为热氧化膜，以下有时记载为热氧化膜102。
此外，槽H是深度D与开口宽度W之比D/W较高的构造，即，以具有高深宽比的方式形成，开口宽度W例如为25nm。
接下来，对针对上述晶圆W进行形成于槽H的底部的热氧化膜102的蚀刻处理的处理系统进行说明。图3所示的处理系统1具有：搬入搬出部2，其用于将晶圆W相对于处理系统1搬入搬出；两个加载互锁室3，该两个加载互锁室3与搬入搬出部2邻接设置；PHT处理装置4，其与各加载互锁室3分别邻接设置，进行作为加热工序的PHT(Post Heat Treatment：后热处理)处理工序；COR处理装置5，其与各PHT处理装置4分别邻接设置，进行作为变质工序的COR(Chemical Oxide Removal：化学氧化物去除)处理工序；以及控制计算机8，其向处理系统1的各部提供控制命令。与各加载互锁室3分别连结的PHT处理装置4、COR处理装置5被设置为从加载互锁室3侧起按照该顺序排列在一条直线上。
搬入搬出部2具有输送室12，在该输送室12的内部设置有对例如构成大致圆盘形状的晶圆W进行输送的第一晶圆输送机构11。第一晶圆输送机构11具有将晶圆W保持为大致水平的两个输送臂11a、11b。在输送室12的侧方具备例如三个载置台13，这些载置台13用于载置能够以排列的方式收纳多张晶圆W的盒13a。另外，设置有使晶圆W旋转并光学式地求出偏心量来进行定位的定位器14。
在搬入搬出部2中，晶圆W被输送臂11a、11b保持，通过第一晶圆输送机构11的驱动来在大致水平面内旋转及直行移动，并且升降，由此被输送到期望的位置。而且，通过输送臂11a、11b分别相对于载置台10上的盒13a、定位器14、加载互锁室3进退来对晶圆W进行搬入搬出。
各加载互锁室3以与输送室12之间分别具备闸阀16的状态分别与输送室12连结。在各加载互锁室3内设置有用于输送晶圆W的第二晶圆输送机构17。第二晶圆输送机构17具有将晶圆W保持为大致水平的输送臂17a。另外，加载互锁室3能够抽真空。
在加载互锁室3中，晶圆W被输送臂17a保持，通过第二晶圆输送机构17的驱动来在大致水平面内旋转及直行移动，并且升降，从而被输送。而且，通过输送臂17a相对于与各加载互锁室3纵列地连结的PHT处理装置4进退，来将晶圆W相对于PHT处理装置4搬入搬出。进一步，通过输送臂17a经由各PHT处理装置4相对于COR处理装置5进退，来将晶圆W相对于COR处理装置5搬入搬出。
PHT处理装置4具备用于收纳晶圆W的密闭构造的处理室(处理空间)21。另外，虽未图示，但是设置有用于将晶圆W搬入到处理室21内和从处理室21内搬出的搬入搬出口，并且设置有用于将该搬入搬出口打开和关闭的闸阀22。处理室21以与加载互锁室3之间分别具备闸阀22的状态与加载互锁室3连结。
如图4所示，在PHT处理装置4的处理室21内设置有大致水平地载置晶圆W的载置台23。并且，具备：供给机构26，其具备将例如氮气(N2)等惰性气体加热并供给到处理室21的供给路径25；以及排气机构28，其具备对处理室21进行排气的排气路径27。供给路径25与氮气的供给源30连接。另外，在供给路径25上设置有能够调节供给路径25的开闭动作和氮气的供给流量的流量调整阀31。在排气路径27上设置有开闭阀32和用于进行强制排气的排气泵33。
此外，通过控制计算机8的控制命令来分别对PHT处理装置4的闸阀22、流量调整阀31、开闭阀32、排气泵33等各部的动作进行控制。即，通过控制计算机8来控制由供给机构26进行的氮气的供给、以及由排气机构28进行的排气等。
如图5所示，COR处理装置5具备密闭构造的腔室40，腔室40的内部为用于收纳晶圆W的处理室(处理空间)41。在腔室40的内部设置有将晶圆W载置为大致水平的状态的载置台42。另外，在COR处理装置5设置有向处理室41供给气体的供给机构43和用于对处理室41内进行排气的排气机构44。
在腔室40的侧壁部设置有用于将晶圆W搬入到处理室41内和从处理室41内搬出的搬入搬出口53，并且设置有用于将该搬入搬出口53打开和关闭的闸阀54。处理室41以与PHT处理装置4的处理室21之间具备闸阀54的状态与处理室21连结。在腔室40的顶部具备喷淋头52，该喷淋头52具有用于使处理气体喷出的多个喷出口。
载置台42在俯视观察时呈大致圆形，固定于腔室40的底部。在载置台42的内部设置有用于调节载置台42的温度的温度调节器55。温度调节器55例如具备使温度调节用的液体(例如水等)循环的管路，通过与在所述管路内流动的液体进行热交换，载置台42的上表面的温度被调节，进而，通过在载置台42与载置台42上的晶圆W之间进行热交换，晶圆W的温度被调节。此外，温度调节器55并不限定于此，例如也可以是利用电阻热来对载置台42以及晶圆W进行加热的电加热器等。
供给机构43具备：上述的喷淋头52；氟化氢气体供给路径61，其用于向处理室41供给氟化氢气体(HF)；氨气供给路径62，其用于向处理室41供给氨气(NH3)；氩气供给路径63，其用于向处理室41供给氩气(Ar)作为惰性气体；以及氮气供给路径64，其用于向处理室41供给氮气(N2)作为惰性气体。氟化氢气体供给路径61、氨气供给路径62、氩气供给路径63以及氮气供给路径64与喷淋头52连接，氟化氢气体、氨气、氩气、氮气经由喷淋头52以被扩散的方式喷出到处理室41。
氟化氢气体供给路径61与氟化氢气体的供给源71连接。另外，在氟化氢气体供给路径61上插入地设置有能够调节氟化氢气体供给路径61的开闭动作以及氟化氢气体的供给流量的流量调整阀72。氨气供给路径62与氨气的供给源73连接。另外，在氨气供给路径62上插入地设置有能够调节氨气供给路径62的开闭动作以及氨气的供给流量的流量调整阀74。氩气供给路径63与氩气的供给源75连接。另外，在氩气供给路径63上插入地设置有能够调节氩气供给路径63的开闭动作以及氩气的供给流量的流量调整阀76。氮气供给路径64与氮气的供给源77连接。另外，在氮气供给路径64上插入地设置有能够调节氮气供给路径64的开闭动作以及氮气的供给流量的流量调整阀78。
排气机构44具备排气路径85，该排气路径85上插入地设置有开闭阀82以及用于进行强制排气的排气泵83。关于排气路径85的端部开口，在腔室40的底部开口。
此外，通过控制计算机8的控制命令来分别对COR处理装置5的闸阀54、温度调节器55、流量调整阀72、74、76、78、开闭阀82、排气泵83等各部的动作进行控制。即，通过控制计算机8来控制由供给机构43进行的氟化氢气体、氨气、氩气、氮气的供给、由排气机构44进行的排气、由温度调节器55进行的温度调节等。
处理系统1的各功能要素经由信号线与对处理系统1的整体动作进行自动控制的控制计算机8连接。在此，功能要素指的是例如前述的第一晶圆输送机构11、第二晶圆输送机构17、PHT处理装置4的闸阀22、流量调整阀31、排气泵33、COR处理装置5的闸阀54、温度调节器55、流量调整阀72、74、76、78、开闭阀82、排气泵83等为了实现规定的工艺条件而进行动作的所有要素。典型地说，控制计算机8是依赖于所执行的软件而能够实现任意功能的通用计算机。
如图3所示，控制计算机8具有：具备CPU(中央运算装置)的运算部8a；与运算部8a连接的输入输出部8b；以及插装于输入输出部8b并存储有控制软件的记录介质8c。在该记录介质8c中记录有以下控制软件(程序)：该控制软件(程序)通过由控制计算机8执行，来使处理系统1进行后述的规定的基板处理方法。控制计算机8通过执行该控制软件来控制处理系统1的各功能要素以实现由规定的工艺制程定义的各种工艺条件(例如处理室41的压力等)。即，如后文详细说明的那样，提供用于实现以下蚀刻方法的控制命令：在该蚀刻方法中，COR处理装置5中的COR处理工序和PHT处理装置4中的PHT处理工序以该顺序进行。
记录介质8c可以固定地设置于控制计算机8，或者也可以可拆卸地装配于设置在控制计算机8中的未图示的读取装置并且能够由该读取装置进行读取。在最典型的例子中，记录介质8c是由处理系统1的制造商的服务人员安装了控制软件的硬盘驱动器。在其它例子中，记录介质8c是写入有控制软件的CD-ROM或DVD-ROM那样的可移动盘。这样的可移动盘能够被设置于控制计算机8的未图示的光学式读取装置读取。另外，记录介质8c也可以是RAM(Random Access Memory：随机存取存储器)或者ROM(Read Only Memory：只读存储器)中的任一形式。并且，记录介质8c也可以是盒式的ROM那样的装置。总之，能够使用计算机的技术领域中所公知的任意的记录介质作为记录介质8c。此外，在配置有多个处理系统1的工厂中，也可以在统一对各处理系统1的控制计算机8进行控制的管理计算机中保存控制软件。在该情况下，各处理系统1经由通信线路被管理计算机操作，来执行规定的工艺。
接下来，对如上那样构成的处理系统1的晶圆W的处理方法进行说明。首先，将形成有槽H的晶圆W收纳于盒13a内，并输送至处理系统1中。
在处理系统1中，收纳有多张晶圆W的盒13a载置于载置台13上，利用第一晶圆输送机构11从盒13a取出一张晶圆W，并将该晶圆W搬入到加载互锁室3。当晶圆W被搬入到加载互锁室3时，加载互锁室3被密闭并减压。然后，闸阀22、54打开，使加载互锁室3与相对于大气压分别被减压的PHT处理装置4的处理室21、COR处理装置5的处理室41相互连通。晶圆W利用第二晶圆输送机构17被从加载互锁室3搬出，并进行直行移动以依次通过处理室21的搬入搬出口(未图示)、处理室21、搬入搬出口53内，从而被搬入到处理室41。
在处理室41中，晶圆W以使元件形成面为上表面的状态从第二晶圆输送机构17的输送臂17a被交接到载置台42。当晶圆W被搬入时，输送臂17a从处理室41退出，搬入搬出口53关闭，从而处理室41被密闭。然后开始COR处理工序。
在处理室41被密闭之后，分别从氨气供给路径62、氩气供给路径63、氮气供给路径64向处理室41供给氨气、氩气、氮气。另外，处理室41内的压力为低于大气压的低压状态。并且，载置台42上的晶圆W的温度被温度调节器55调节为规定的目标值(例如大约35℃左右)。
然后，停止向处理室41供给氮气，处理室41内的压力进一步被减压。
在使压力稳定后，从氟化氢气体供给路径61向处理室41供给氟化氢气体。此外，优选的是，与开始供给氟化氢气体相配合地将氩气的供给量减少与氟化氢气体的供给量相应的量。
在此，由于预先向处理室41供给氨气，因此通过向处理室41供给氟化氢气体，处理室41的环境成为由包含氟化氢气体和氨气的混合气体构成的处理环境。通过这样向处理室41内的晶圆W的表面供给混合气体，对晶圆W进行第一COR处理(第一变质工序)。
基于处理室41内的低压状态的处理环境，存在于晶圆W的槽H的底部的热氧化膜102与混合气体中的氟化氢气体的分子以及氨气的分子发生化学反应，从而变质为反应生成物104(参照图2)。作为反应生成物104，生成氟硅酸铵、水分等。此外，该化学反应是从槽H的底部朝向Si层100的上表面发展的。
优选在第一COR处理中通过调节各处理气体的供给流量、惰性气体的供给流量、排气流量等来使混合气体(处理环境)的压力维持为相比于大气压减压的50mTorr以上且300mTorr以下(约6.8～约40.0Pa)。另外，优选调节为混合气体中的氟化氢气体的分压为5mTorr以上且100mTorr以下(约0.7～约13.3Pa)。另外，优选调节为混合气体(处理环境)的温度为20℃以上且120℃以下。进一步优选为60℃以上且100℃以下。另外，优选混合气体的流量为氟化氢气体的流量的4倍左右。优选该氟化氢气体的流量为100sccm以下。
第一COR处理的处理时间能够根据热氧化膜102的厚度来适当地进行变更，但是若考虑紧接着还进行后述的第二COR处理，则从生产率的观点出发不优选延长所述第一COR处理的处理时间。另外，若延长第一COR处理的处理时间，则SiN膜103开始发生蚀刻。因此，优选第一COR处理的处理时间为30秒以下。
另外，晶圆W的温度、即在热氧化膜102中进行化学反应的部分的温度(热氧化膜102与混合气体接触的部分的温度)可以维持为例如约35℃以上的恒定温度。由此，能够促进化学反应，提高反应生成物104的生成速度，从而能够迅速地形成反应生成物104的层。此外，反应生成物104中的氟硅酸铵的升华点为约100℃，当使晶圆W的温度成为100℃以上时，存在不再良好地生成反应生成物104的担忧。因此，优选晶圆W的温度为约100℃以下。
通过像这样进行规定的时间的第一COR处理，热氧化膜102发生变质，从而生成反应生成物104。但是，随着处理时间经过，反应生成物104的厚度逐渐变厚，混合气体透过反应生成物104的速度逐渐下降。伴随于此，与热氧化膜102接触的混合气体的量变少，热氧化膜102的变质量下降。
因此，在本实施方式中，在进行第一COR处理后，对晶圆W进一步进行第二COR处理(第二变质工序)。即，在进行了规定时间的基于包含氟化氢气体和氨气的混合气体的第一COR处理后，不使用氨气地进行基于氟化氢气体的第二COR处理。
具体地说，首先，在进行第二COR处理之前，停止向处理室41供给氨气以及氟化氢气体，并且向处理室41供给氮气，由此从处理室41排出氨气。
在该状态下使压力稳定后，向处理室41供给氟化氢气体。此外，优选的是，与开始供给氟化氢气体相配合地将氩气的供给量减少与氟化氢气体的供给量相应的量。随着开始供给氟化氢气体，使供给到处理室41的混合气体成为氟化氢气体、氩气、氮气来进行热氧化膜102的变质处理。由此，在反应生成物104与热氧化膜102的界面上，热氧化膜102以反应生成物104中包含的水分为催化剂来与氟化氢气体的分子发生化学反应，从而变质为其它反应生成物105。作为其它反应生成物105，生成氟硅酸(H2SiF6)等。
在上述的第二COR处理中不供给氨气的原因是，当供给氨气时，在反应生成物(氟硅酸铵)104的表面会以堆积的方式形成新的反应生成物104，从而混合气体的透过速度进一步变慢。另一方面，如果停止氨气，则在反应生成物104的表面不会生成新的反应生成物104，从而包含氟化氢气体的混合气体容易在反应生成物中透过。
此外，优选的是，从第一COR处理开始起直到第二COR处理结束为止对各处理气体的供给流量、惰性气体的供给流量、排气流量等进行调节，由此使混合气体(处理环境)的压力即腔室40内的压力恒定，来防止产生压力变动。这是因为若提高混合气体的压力则非蚀刻对象部分相对于热氧化膜102的选择比会下降，若降低混合气体的压力则变质为其它反应生成物105的速度会下降。
第二COR处理的处理时间能够根据热氧化膜102的厚度来适当地进行变更，但是从生产率的观点出发不优选延长该处理时间。另外，若延长第二COR处理的处理时间，则非蚀刻对象的SiN膜103开始发生蚀刻。因此，优选第二COR处理的处理时间为30秒以下。
优选第二COR处理中的其它处理条件与第一COR处理相同。
当充分地形成其它反应生成物105的层从而第二COR处理结束时，处理室41被强制排气而减压。由此，氟化氢气体等被从处理室41强制排出。当处理室41的强制排气结束时，搬入搬出口53打开，利用第二晶圆输送机构17将晶圆W从处理室41搬出，并搬入到PHT处理装置4的处理室21。如以上那样，COR处理工序结束。
在PHT处理装置4中，晶圆W以使元件形成面为上表面的状态被载置于处理室21内。当晶圆W被搬入时，输送臂17a从处理室21退出，处理室21被密闭，开始PHT处理工序。在PHT处理中，一边对处理室21内进行排气一边将高温的加热气体供给到处理室21内，从而处理室21内升温。由此，通过上述COR处理产生的反应生成物104和其它反应生成物105被加热而气化，在槽内通过后从槽H的下方排出到晶圆W的外部。这样，通过在COR处理后进行PHT处理，反应生成物104和其它反应生成物105被去除，从而能够对热氧化膜102进行干蚀刻。
之后，利用COR处理装置5和PHT处理装置4与上述同样地进行第一COR处理、第二COR处理、PHT处理，直到热氧化膜102的蚀刻结束为止。
当蚀刻结束时，停止供给加热气体，并打开PHT处理装置4的搬入搬出口。之后，利用第二晶圆输送机构17将晶圆W从处理室21搬出，并返回到加载互锁室3。这样，PHT处理装置4的PHT处理工序结束。
在晶圆W返回到加载互锁室3且加载互锁室3被密闭后，使加载互锁室3与输送室12连通。然后，利用第一晶圆输送机构11将晶圆W从加载互锁室3搬出，并返回到载置台13上的盒13a中。如以上那样，处理系统1中的一系列蚀刻工序结束。
根据本实施方式，在以往的COR处理(第一变质工序)后，在第一变质工序中生成的反应生成物104与热氧化膜102的界面上以反应生成物104中包含的水分为催化剂来进行使用氟化氢气体的COR处理(第二变质工序)，由此即使在短时间内也能够使形成于槽H的底部的热氧化膜102充分变质。因而，能够减少重复进行对期望厚度的热氧化膜102进行蚀刻所需的变质工序和加热工序的次数，因此能够提高生产率。另外，由于每次的第一变质工序和第二变质工序分别小至30秒以下，因此能够避免对非蚀刻对象的部分进行蚀刻，即，能够将非蚀刻对象的SiN膜103相对于蚀刻对象的热氧化膜102的蚀刻选择比维持得高。
以上对本发明的优选的实施方式进行了说明，但本发明不限定于所述例子。显而易见的是，只要是本领域技术人员就能够在权利要求书所记载的技术构思的范围内想到各种变形例或者修正例，应当理解，这些也当然属于本发明的技术范围内。
除了氟化氢气体、氨气以外，供给到处理室41的气体的种类不限定为以上实施方式示出的组合。例如，供给到处理室41的惰性气体也可以仅是氩气。另外，所述惰性气体也可以是其它惰性气体，例如氦气(He)、氙气(Xe)中的任意一个，或者也可以是混合了氩气、氮气、氦气、氙气中的两种以上的气体的气体。
处理系统1的构造不限定于以上实施方式示出的构造。例如，也可以是除了COR处理装置、PHT处理装置之外还具备成膜装置的处理系统。也可以例如图7所示的处理系统90那样构成为：使具备晶圆输送机构91的共通输送室92经由加载互锁室93与输送室12连结，在该共通输送室92的周围配置有COR处理装置95、PHT处理装置96、例如CVD装置等成膜装置97。在该处理系统90中，利用晶圆输送机构91将晶圆W分别相对于加载互锁室92、COR处理装置95、PHT处理装置96、成膜装置97搬入搬出。共通输送室92内能够抽真空。即，通过使共通输送室92内为真空状态，能够使从PHT处理装置96搬出的晶圆W以不与大气中的氧接触的方式搬入到成膜装置97。
在以上的实施方式中，作为具有氧化硅膜的基板，例示了作为半导体晶圆的硅晶圆W，但是基板不限定于所述基板，也可以是其它种类的基板，例如LCD基板用玻璃、CD基板、印刷基板、陶瓷基板等。
作为在处理系统1中实施蚀刻的对象物的氧化硅膜不限定为热氧化膜，也可以是例如HDP-SiO2膜等CVD系氧化膜、SOD(Spin On Dielectric：电介质旋涂)氧化膜之类的其它种类的氧化硅膜。能够通过根据氧化硅膜的种类调节COR处理工序中的氧化硅膜的温度以及混合气体中的氟化氢气体的分压，来控制蚀刻量等。
此外，例如，在如图1所示的构造的晶圆W中由HDP-SiO2形成槽H内的氧化硅膜102和层间绝缘膜101这两方的情况下，在仅对氧化硅膜102进行蚀刻时，在层间绝缘膜101的上表面形成抗蚀膜等保护膜，来防止层间绝缘膜101被蚀刻。这样，在晶圆上存在蚀刻对象的氧化硅膜和非蚀刻对象的氧化硅膜这两方从而难以提高非蚀刻对象的氧化硅膜相对于蚀刻对象的氧化硅膜的蚀刻选择比的情况下，在非蚀刻对象的氧化硅膜的周围形成保护膜。
另外，在处理系统1中实施的蚀刻不限定为如实施方式所示的用于在槽H的底部进行的蚀刻，本发明能够应用于各种部分的蚀刻方法。
并且，在处理系统1中处理的基板的构造不限定为以上的构造。
以上对使构成槽H的底壁的热氧化膜102变质的情况进行了说明，但是例如在如图8所示的构成槽H的底部的侧壁的热氧化膜102的底切(undercut)工序中也能够应用本实施方式所涉及的COR处理。
在图8的(A)的晶圆W的Si层100的表面上形成有层间绝缘膜101，在层间绝缘膜101中形成有槽H。另外，热氧化膜102以构成槽H的底部的侧壁的方式形成于层间绝缘膜101的下部。此外，在槽H中的比热氧化膜102靠上侧的侧壁部形成有SiN膜103。该SiN膜103的下端部形成至与热氧化膜102的上表面接触的位置。
本发明人观察得知，在使用以往的COR处理的情况下，即使在如果对图1那样的构成槽H的底壁的热氧化膜102进行蚀刻则会蚀刻1nm的条件下和会蚀刻3nm的条件下分别对图8那样的构成槽H的底部的侧壁的热氧化膜102朝向侧方进行蚀刻，蚀刻量也不会根据上述条件的不同而变化。也就是说，在使用以往的COR处理使如图8那样的构造中的热氧化膜102变质来进行蚀刻的情况下，氧化硅膜102相对于处理时间的变质量提前成为饱和状态。
作为该原因，能够考虑以下情况：由于槽H的开口宽度W狭窄，因此如图8的(B)所示，在以往的COR处理中生成的反应生成物104在槽H内从各个方向逐渐突出时，反应生成物104之间提前碰撞，从而妨碍进一步向反应生成物104变质。另外，作为其它理由，能够考虑以下情况：在COR处理中混合气体的供给方向是与晶圆W的Si层100的表面垂直的方向，但在图8的(B)的构造中热氧化膜102的蚀刻方向是与上述Si层100的表面平行的方向，因此当蚀刻发展时混合气体难以到达热氧化膜102。
然而，例如图8的(B)所示，如果在来自不同的氧化硅膜102的反应生成物104彼此在槽H内碰撞后、碰撞前开始本实施方式所涉及的第二COR处理，则在反应生成物104与热氧化膜102的界面上能够以反应生成物104中包含的水分为催化剂来使热氧化膜102变质为其它反应生成物(氟硅酸)。另外，本实施方式所涉及的第二COR处理是以反应生成物104中包含的水分为催化剂的化学反应，因此即使到达热氧化膜102的包含氟化氢的混合气体不多，也能够使热氧化膜变质。因而，根据本实施方式，即使为如图8所示的构造的晶圆W，也能够在短时间内使热氧化膜102充分变质，从而能够高效地进行蚀刻。因此，能够提高生产率，并能够将非蚀刻对象的SiN膜103相对于热氧化膜102的蚀刻选择比维持得高。
并且，在对如图9所示的构成槽H的底部的侧壁的热氧化膜102进行底切并且对构成槽H的底壁的元件分离膜106进行蚀刻的工序中也能够应用本实施方式所涉及的COR处理。
在图9的(A)的晶圆W的Si层100中形成有元件分离膜106。元件分离膜106为氧化膜，具体地说是即使为窄间距其嵌入性也良好的氧化膜，例如是涂布氧化膜或CVD系氧化膜。在以下的说明中，将元件分离膜106设为涂布氧化膜，有时记载为涂布氧化膜106。
另外，在晶圆W的Si层100的表面上形成有层间绝缘膜101。而且，在层间绝缘膜101中以涂布氧化膜106和没有形成该涂布氧化膜106的元件搭载部100a这两方露出的方式形成有作为接触孔的槽H。另外，在元件搭载部100a上的层间绝缘膜101的下部以构成槽H的底部的侧壁的方式形成有热氧化膜102。此外，在槽H的比热氧化膜102靠上侧的侧壁部形成有SiN膜103。
在这样的构造的晶圆W中，如图9的(B)所示，热氧化膜102被底切，并且涂布氧化膜106的元件搭载部100a侧的表面被蚀刻。其理由如下所述。
首先一个理由是为了增大对作为接触孔的槽H进行填充的多晶硅膜等导电构件与元件搭载部100a之间的接触面积，降低电阻。
其它理由是为了：如图10所示，即使在形成晶圆W时掩膜对准(mask alignment)发生偏离而使得槽H相对于元件搭载部100a的相对位置偏离，也确保槽H内的上述导电构件与元件搭载部100a之间的导通。
关于图9的构造的晶圆W，与图8的构造的晶圆W同样，在以往的COR处理中难以高效地对热氧化膜102进行底切。然而，通过使用本实施方式所涉及的COR处理，能够高效地对热氧化膜102进行底切，与此同时，还能够高效地对元件搭载部100a侧的涂布氧化膜106进行蚀刻。
此外，在同时对涂布氧化膜106和热氧化膜102等不同种类的氧化膜进行蚀刻的情况下，以另一种氧化膜相对于一种氧化膜的蚀刻选择比为0.8～1.2、优选为1的方式设定COR处理中的处理条件。这是因为在蚀刻选择比小于0.8、大于1.2的情况下，会产生元件间短路等损害作为元件的可靠性的情况。
实施例
针对形成有开口宽度W为25nm的槽H的图9所示的构造的晶圆W进行了本实施方式所涉及的蚀刻处理(第一COR处理、第二COR处理、PHT处理)。此外，在本实施例中，进行10秒钟的第一COR处理，然后进行10秒钟的第二COR处理，并将一系列处理重复进行了五次。另外，在第一COR处理和第二COR处理中，分别将处理环境的压力设为120mTorr、将晶圆W的温度设为35℃来进行了处理。另外，在本实施例中，第一COR处理时的氨气的流量为50～200sccm，第一COR处理时和第二COR处理时的氟化氢气体的流量均为50～100sccm。另外，在本实施例中，在第一COR处理与第二COR处理之间，将处理环境的压力设为120mTorr，将晶圆W的温度设为35℃，并且以0～500sccm供给1分钟的氮气。
另一方面，在比较例中，仅进行了本实施方式所涉及的第一COR处理即以往的COR处理和PHT处理。在比较例中，进行20秒钟的第一COR处理，并将一系列处理重复进行了10次。第一COR处理中的其它处理条件设为与本实施例相同。
以下对本实施例和比较例的热氧化膜102的底切量进行说明。关于本实施例和比较例的热氧化膜102的底切量，在比较例中为7.44nm。与此相对地，在一系列处理的次数为比较例的一半的本实施例中，上述底切量为与比较例同等的7.17nm。根据该结果可知：在本实施方式的蚀刻处理中，能够生产率良好地对热氧化膜102进行底切。
产业上的可利用性
本发明在对晶圆等基板上的氧化膜进行蚀刻的技术中有用。

Claims (10)

1.一种氧化硅膜的蚀刻方法，是基板上的氧化硅膜的蚀刻方法，其特征在于，包括：
第一变质工序，向所述氧化硅膜的表面供给含有碱性气体和包含卤族元素的气体的混合气体，使所述氧化硅膜与所述混合气体发生化学反应，从而使所述氧化硅膜变质而生成包含水分的反应生成物；
第二变质工序，向所述氧化硅膜与所述反应生成物的界面供给所述包含卤族元素的气体，利用所述反应生成物中包含的水分来使所述氧化硅膜与所述包含卤族元素的气体发生化学反应，从而使所述氧化硅膜变质而生成其它反应生成物；以及
加热工序，对所述反应生成物和所述其它反应生成物进行加热来去除它们。
2.根据权利要求1所述的蚀刻方法，其特征在于，
所述包含卤族元素的气体为氟化氢，所述碱性气体为氨气。
3.根据权利要求2所述的蚀刻方法，其特征在于，
所述其它反应生成物为氟硅酸。
4.根据权利要求1至3中的任一项所述的蚀刻方法，其特征在于，
从所述第一变质工序开始起到所述第二变质工序结束为止使进行变质的腔室内的压力恒定。
5.根据权利要求1至4中的任一项所述的蚀刻方法，其特征在于，
所述氧化硅膜形成于形成在所述基板上的槽的底部。
6.根据权利要求5所述的蚀刻方法，其特征在于，
所述氧化硅膜构成所述槽的底壁。
7.根据权利要求5所述的蚀刻方法，其特征在于，
所述氧化硅膜构成所述槽的底部的侧壁。
8.根据权利要求5所述的蚀刻方法，其特征在于，
所述氧化硅膜包括构成所述槽的底壁的氧化硅膜和构成所述槽的底部的侧壁的氧化硅膜。
9.根据权利要求8所述的蚀刻方法，其特征在于，
构成所述槽的底壁的氧化硅膜与构成所述槽的底部的侧壁的氧化硅膜的种类不同。
10.一种记录介质，记录有能够由处理系统的控制计算机执行的程序，所述记录介质的特征在于，
所述程序通过由所述控制计算机执行，使所述处理系统进行根据权利要求1至9中的任一项所述的蚀刻方法。
CN201810263465.4A 2017-03-28 2018-03-28 蚀刻方法以及记录介质 Active CN108666213B (zh)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6823527B2 (ja) * 2017-04-14 2021-02-03 東京エレクトロン株式会社 エッチング方法
WO2019083735A1 (en) * 2017-10-23 2019-05-02 Lam Research Ag SYSTEMS AND METHODS FOR PREVENTING THE STATIC FRICTION OF HIGH-SHAPE RATIO STRUCTURES AND / OR REPAIRING HIGH-SHAPE RATIO STRUCTURES
JP7071884B2 (ja) * 2018-06-15 2022-05-19 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US11171012B1 (en) * 2020-05-27 2021-11-09 Tokyo Electron Limited Method and apparatus for formation of protective sidewall layer for bow reduction
JP7459720B2 (ja) * 2020-08-11 2024-04-02 東京エレクトロン株式会社 シリコン酸化膜をエッチングする方法、装置及びシステム
JPWO2022215649A1 (zh) * 2021-04-08 2022-10-13
KR20230103419A (ko) 2021-12-31 2023-07-07 세메스 주식회사 기판 처리 방법 및 기판 처리 장치

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484749A (en) * 1990-08-10 1996-01-16 Alcan-Tech Co., Inc. Manufacturing method of semiconductor device
TW448499B (en) * 1998-11-11 2001-08-01 Tokyo Electron Ltd Surface treatment method and surface treatment apparatus
JP2007180418A (ja) * 2005-12-28 2007-07-12 Tokyo Electron Ltd エッチング方法及び記録媒体
JP2009094307A (ja) * 2007-10-10 2009-04-30 Tokyo Electron Ltd エッチング方法及び記録媒体
CN103165438A (zh) * 2011-12-09 2013-06-19 株式会社日立国际电气 半导体器件的制造方法、衬底处理方法及衬底处理装置
JP2015056519A (ja) * 2013-09-12 2015-03-23 東京エレクトロン株式会社 エッチング方法、エッチング装置及び記憶媒体
US20150187593A1 (en) * 2013-12-26 2015-07-02 Tokyo Electron Limited Etching method, storage medium and etching apparatus
US20160163562A1 (en) * 2013-06-25 2016-06-09 Tokyo Electron Limited Etching Method, and Recording Medium
US20160298235A1 (en) * 2013-03-25 2016-10-13 Hitachi Kokusai Electric Inc. Substrate processing apparatus and guide portion

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058179B1 (en) * 2008-12-23 2011-11-15 Novellus Systems, Inc. Atomic layer removal process with higher etch amount
US8828880B2 (en) * 2010-11-11 2014-09-09 Tokyo Electron Limited Method and apparatus for manufacturing semiconductor device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5484749A (en) * 1990-08-10 1996-01-16 Alcan-Tech Co., Inc. Manufacturing method of semiconductor device
TW448499B (en) * 1998-11-11 2001-08-01 Tokyo Electron Ltd Surface treatment method and surface treatment apparatus
JP2007180418A (ja) * 2005-12-28 2007-07-12 Tokyo Electron Ltd エッチング方法及び記録媒体
JP2009094307A (ja) * 2007-10-10 2009-04-30 Tokyo Electron Ltd エッチング方法及び記録媒体
CN103165438A (zh) * 2011-12-09 2013-06-19 株式会社日立国际电气 半导体器件的制造方法、衬底处理方法及衬底处理装置
US20160298235A1 (en) * 2013-03-25 2016-10-13 Hitachi Kokusai Electric Inc. Substrate processing apparatus and guide portion
US20160163562A1 (en) * 2013-06-25 2016-06-09 Tokyo Electron Limited Etching Method, and Recording Medium
JP2015056519A (ja) * 2013-09-12 2015-03-23 東京エレクトロン株式会社 エッチング方法、エッチング装置及び記憶媒体
TW201533796A (zh) * 2013-09-12 2015-09-01 Tokyo Electron Ltd 蝕刻方法、蝕刻裝置及記憶媒體
US20150187593A1 (en) * 2013-12-26 2015-07-02 Tokyo Electron Limited Etching method, storage medium and etching apparatus

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