CN108630752A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有鳍部；在所述基底上形成伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述伪栅极层两侧的鳍部内形成源漏掺杂区。所述方法能够提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
MOSFET(金属氧化半导体场效应晶体管)是大部分半导体器件的主要构件，当沟道长度小于100nm时，传统的MOSFET中，由于围绕有源区的半导体衬底的半导体材料使源极和漏极区间互动，漏极与源极的距离也随之缩短，产生短沟道效应，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，如此使亚阀值漏电(Subthrehhold leakage)现象更容易发生。
鳍式场效晶体管(Fin Field effect transistor，FinFET)是一种新的金属氧化半导体场效应晶体管，其结构通常在绝缘体上硅(SOI)基片上形成，包括狭窄而孤立的硅条(即垂直型的沟道结构，也称鳍片)，鳍片两侧带有栅极结构。FinFET结构使得器件更小，性能更高。
然而，随着半导体器件集成度的进一步提高，鳍式场效晶体管的性能有待进一步提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。
为解决上述技术问题，本发明提供一种半导体结构，包括：基底，所述基底上具有鳍部；位于基底上的伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区的两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部的第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；位于所述伪栅极层两侧鳍部内的源漏掺杂区。
可选的，所述第一伪栅极部的顶部表面到所述鳍部的顶部表面的距离为：5纳米～35纳米。
可选的，所述第一伪栅极部第二区沿鳍部延伸方向上的尺寸为：1纳米～5纳米。
可选的，所述鳍部之间的基底上具有隔离结构；所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述伪栅极层还位于所述隔离结构顶部表面。
可选的，所述第一伪栅极部的顶部表面到所述隔离结构顶部表面的距离为：5纳米～35纳米。
可选的，所述源漏掺杂区包括：外延层；所述外延层位于所述鳍部上。
相应的，本发明还提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部；在所述基底上形成伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部的第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述伪栅极层两侧的鳍部内形成源漏掺杂区。
可选的，所述伪栅极层的形成步骤包括：在所述基底上形成初始伪栅极层，所述初始伪栅极层包括：覆盖鳍部部分侧壁表面的初始第一伪栅极部以及位于初始第一伪栅极部上的第二伪栅极部，所述第二伪栅极部沿垂直于鳍部延伸方向上横跨所述鳍部，且所述第二伪栅极部两侧暴露出部分初始第一伪栅极部的顶部表面，所述初始第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述第二伪栅极部的侧壁表面形成牺牲层；以所述牺牲层为掩膜，刻蚀位于所述第二伪栅极部两侧的所述初始第一伪栅极部，直至暴露出所述鳍部的部分侧壁和顶部表面，形成第一伪栅极部；形成所述第一伪栅极部之后，去除位于所述第二伪栅极部侧壁的牺牲层。
可选的，所述牺牲层的形成步骤包括：在所述基底上、鳍部的侧壁和顶部表面、第二伪栅极部的侧壁和顶部表面以及初始第一伪栅极部的顶部表面上形成牺牲膜；去除位于所述基底、鳍部侧壁和顶部表面以及初始第一伪栅极部顶部表面上的牺牲膜，形成牺牲层。
可选的，所述牺牲膜的形成工艺包括：化学气相沉积工艺。
可选的，所述牺牲层沿垂直于第二伪栅极部侧壁表面方向上的尺寸为：1纳米～5纳米。
可选的，所述牺牲膜的材料包括：氮化硅。
可选的，所述第一伪栅极部的顶部表面到所述鳍部顶部表面的距离为：5纳米～35纳米。
可选的，所述源漏掺杂区的形成步骤包括：在所述伪栅极层两侧的鳍部内形成开口；采用外延生长工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子。
可选的，形成所述伪栅极层之前，在所述基底上形成伪栅介质层，所述伪栅介质层覆盖鳍部的部分侧壁和顶部表面；所述伪栅极层位于所述伪栅介质层之上。
可选的，形成所述伪栅极层之后，形成所述源漏掺杂区之前，还包括：在所述伪栅介质层、第一伪栅极部和第二伪栅极部的侧壁形成伪栅侧墙。
可选的，所述伪栅侧墙沿垂直于第二伪栅极部侧壁表面方向上的尺寸为：2纳米～6纳米。
可选的，所述鳍部之间的基底上具有隔离结构；所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述伪栅极层还位于所述隔离结构顶部表面。
可选的，所述第一伪栅级部的顶部表面到所述隔离结构顶部表面的距离为：5纳米～35纳米。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，所述伪栅极层用于定义金属栅极的位置。所述伪栅极层包括：第一伪栅极部和位于所述第一伪栅极部第一区上的第二伪栅极部。后续在所述第二伪栅极部对应的金属栅极上加偏压，因此，所述第二伪栅极部沿鳍部延伸方向上的尺寸决定了沟道的长度。由于所述第一伪栅极部第二区位于所述第一伪栅极部第一区的两侧，因此，位于伪栅极层两侧的源漏掺杂区到所述第二伪栅极部有一定的距离，进而使得所述源漏掺杂区到沟道有一定距离，从而能够有效地减弱短沟道效应，从而有利于提高半导体结构的性能。
进一步，所述源漏掺杂区位于所述伪栅极层两侧的鳍部内；所述第二伪栅极部位于所述第一伪栅极部的第一区上，使得外延层的顶部尺寸大于底部尺寸。所述外延层的顶部用于形成导电结构，由于所述外延层的顶部尺寸大于底部尺寸，使得所述外延层顶部与后续形成的导电结构的接触面积较大，进而使得外延层顶部与导电结构之间的接触电阻较小，从而有利于提高半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，所述伪栅极层用于定义后续形成的金属栅极的位置。所述伪栅极层包括：第一伪栅极部和位于所述第一伪栅极部第一区上的第二伪栅极部，后续在所述第二伪栅极部对应的金属栅极上加偏压，因此，所述第二伪栅极部沿鳍部延伸方向上的尺寸决定了沟道的长度。由于所述第一伪栅极部第二区位于所述第一伪栅极部第一区的两侧，因此，位于伪栅极层两侧的源漏掺杂区到所述第二伪栅极部有一定的距离，进而使得所述源漏掺杂区到沟道有一定距离，从而能够有效地减弱短沟道效应，从而有利于提高半导体结构的性能。
进一步，所述源漏掺杂区位于所述伪栅极层两侧的鳍部内；所述第二伪栅极部位于所述第一伪栅极部的第一区上，使得用于形成外延层顶部的空间尺寸大于用于形成外延层底部的空间尺寸，进而使得形成的外延层的顶部尺寸大于底部尺寸。所述外延层的顶部用于形成导电结构，由于所述外延层的顶部尺寸大于底部尺寸，使得所述外延层顶部与后续形成的导电结构的接触面积较大，进而使得外延层顶部与导电结构之间的接触电阻较小，从而有利于提高半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图10是本发明一实施例半导体结构的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成的鳍式场效晶体管的性能较差。
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供半导体衬底100，所述半导体衬底100上具有鳍部101，所述鳍部101之间的半导体衬底100上具有隔离结构102；在所述隔离结构102上、所述鳍部101的部分侧壁和顶部表面上形成伪栅介质膜(图中未标出)；在所述伪栅介质膜上形成伪栅极膜(图中未标出)。
请参考图2，在所述伪栅极膜的顶部表面形成图形化的掩膜层(图中未示出)；以所述图形化的掩膜层为掩膜，刻蚀所述伪栅介质膜和伪栅极膜，直至暴露出隔离结构102的顶部表面，形成伪栅介质层和位于伪栅介质层上的伪栅极层103。
形成所述伪栅介质层和位于伪栅介质层上的伪栅极层103之后，还包括：在所述伪栅极层103两侧的鳍部101内形成源漏掺杂区。
然而，采用上述方法制备的半导体结构性能较差，原因在于：
上述方法中，所述伪栅极层103沿鳍部101延伸方向上的尺寸为：沟道的长度。形成伪栅极层103之后，在所述伪栅极层103两侧的鳍部101内形成源漏掺杂区。然而，随着鳍式场效应晶体管集成度的进一步提高，所述鳍式场效应晶体管的尺寸不断减小，所述伪栅极层103沿鳍部101延伸方向上的尺寸不断减小，即所述沟道的长度不断减小。在所述伪栅极层103两侧的鳍部101内形成源漏掺杂区，所述源漏掺杂区到所述沟道的距离较近，从而容易出现漏电流，产生短沟道效应，不利于提高半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部；在所述基底上形成伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区的两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部的第一区之上，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所伪栅极层两侧的鳍部内形成源漏掺杂区。
所述方法中，所述伪栅极层用于定义后续形成的金属栅极的位置。所述伪栅极层包括：第一伪栅极部和位于所述第一伪栅极部第一区上的第二伪栅极部，后续在所述第二伪栅极部对应的金属栅极上加偏压，因此，所述第二伪栅极部沿鳍部延伸方向上的尺寸决定了沟道的长度。由于所述第一伪栅极部第二区位于所述第一伪栅极部第一区的两侧，因此，位于伪栅极层两侧的源漏掺杂区到所述第二伪栅极部有一定的距离，进而使得所述源漏掺杂区到沟道有一定距离，从而能够有效地减弱短沟道效应，从而有利于提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明一实施例半导体结构的形成方法各步骤的结构示意图。
请参考图3，提供基底200，所述基底200上具有鳍部201。
在本实施例中，所述基底200以及所述鳍部201的形成步骤包括：提供初始衬底；在所述初始衬底表面形成图形化掩膜层；以所述图形化掩膜层为掩膜，刻蚀所述初始衬底，形成所述基底200和位于所述基底200上的鳍部201。
在本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
在本实施例中，所述基底200上具有隔离结构203，所述隔离结构203覆盖所述鳍部201部分侧壁表面，且所述隔离结构203的顶部表面低于所述鳍部201的顶部表面。
所述隔离结构203的形成步骤包括：在基底200和鳍部201上形成隔离材料层；采用化学机械磨平工艺对所述隔离材料层进行平坦化；刻蚀去除部分所述隔离材料层，形成隔离结构203。
所述隔离材料层的形成方法包括：化学气相沉积工艺。
所述隔离结构203的材料包括：氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅、氮化硅。
所述隔离结构203用于实现不同半导体器件之间的电绝缘。
请参考图4，在所述隔离结构203上、所述鳍部201的部分侧壁和顶部表面形成伪栅介质膜204；形成所述伪栅介质膜204之后，在所述伪栅介质膜204上形成伪栅极膜205。
所述伪栅介质膜204的形成工艺包括：原子层沉积工艺、化学气相沉积工艺。
所述伪栅介质膜204的材料包括：氧化硅。
所述伪栅介质膜204用于后续形成伪栅介质层。
所述伪栅极膜205的形成工艺包括：化学气相沉积工艺。
所述伪栅极膜205的材料包括：多晶硅。
所述伪栅极膜205用于后续形成伪栅极层。
所述伪栅极膜205的部分顶部表面具有掩膜层(图中未示出)，所述掩膜层横跨所述鳍部201。所述掩膜层的材料包括氮化硅，所述掩膜层作为后续刻蚀所述伪栅介质膜204和伪栅极膜205的掩膜。
请参考图5，以所述掩膜层为掩膜，刻蚀部分所述伪栅极膜205(参考图4)，直至暴露出鳍部201的部分侧壁和顶部表面，形成初始伪栅极层206。
所述初始伪栅极层206包括：覆盖鳍部201部分侧壁表面的初始第一伪栅极部207以及位于初始第一伪栅极部207上的第二伪栅极部208，所述第二伪栅极部208沿垂直于鳍部201延伸方向上横跨所述鳍部201，且所述第二伪栅极部208两侧暴露出部分初始第一伪栅极部207的顶部表面，所述初始第一伪栅极部207的顶部表面低于所述鳍部201的顶部表面。
所述初始第一伪栅极部207顶部表面到所述鳍部201顶部表面的距离为：5纳米～35纳米。选择所述初始第一伪栅极部207顶部表面到所述鳍部201顶部表面的距离的意义在于：若所述初始第一伪栅极部207顶部表面到所述鳍部201的顶部表面的距离小于5纳米，不利于后续在所述初始第一伪栅极部207两侧的鳍部201内形成源漏掺杂区；若所述初始第一伪栅极部207顶部表面到所述鳍部201顶部表面的距离大于35纳米，使得所述初始第一伪栅极部207的顶部表面到所述隔离结构203顶部表面的距离过小，从而对改善半导体短沟道效应的能力较弱，不利于提高半导体结构的性能。
所述初始第一伪栅极部207用于后续形成第一伪栅极部。
请参考图6，在所述初始第一伪栅极部207的顶部表面、鳍部201的侧壁和顶部表面以及第二伪栅极部208的侧壁和顶部表面形成牺牲膜209。
形成所述牺牲膜209的工艺包括：化学气相沉积工艺。
所述牺牲膜209的材料包括：氮化硅。
所述牺牲膜209沿垂直于第二伪栅极部208侧壁表面方向上的尺寸为：1纳米～5纳米。
所述牺牲膜209沿垂直于第二伪栅极部208侧壁表面方向上的尺寸决定后续形成的第一伪栅极部沿鳍部201延伸方向上的尺寸。
所述第二伪栅极部208沿鳍部201延伸方向上的尺寸为沟道的长度。若所述牺牲膜209沿垂直于第二伪栅极部208侧壁表面方向上的尺寸小于1纳米，使得后续形成的位于第二区B第一伪栅极部沿鳍部201延伸方向上的尺寸较小，进而使得后续在所述伪栅极层两侧的鳍部201内形成的源漏掺杂区到沟道的距离较近，从而容易漏电，导致短沟道效应，不利于提高半导体结构的性能；若所述牺牲膜209沿垂直于第二伪栅极部208侧壁表面方向上的尺寸大于5纳米，使得后续形成的第一伪栅极部沿鳍部201延伸方向上的尺寸过大，不利于提高半导体器件的集成度。
所述牺牲膜209作为后续形成第一伪栅极层时的掩膜。
请参考图7，去除所述第一伪栅极部207顶部表面的牺牲膜209(参考图6)，形成牺牲层210；以所述牺牲层210为掩膜，刻蚀所述伪栅介质膜204(参考图6)和位于所述第二伪栅极部208两侧的所述初始第一伪栅极部207(参考图6)，直至暴露出所述隔离结构203的顶部表面，形成伪栅介质层211以及位于伪栅介质层211上的第一伪栅极部212。
所述第一伪栅极部212包括第一区A和位于第一区A两侧的第二区B，且所述第一区A与第二区B在沿鳍部201延伸方向上邻接，所述第二伪栅极部208位于所述第一伪栅极部212的第一区A上。
所述伪栅极层213包括：第一伪栅极部212和第二伪栅极部208。
所述第一伪栅极部212第二区B沿垂直于第二伪栅极部208侧壁表面方向上的尺寸为：1纳米～5纳米。
所述第一伪栅极部212第二区B沿垂直于第二伪栅极部208侧壁表面方向上的尺寸是由所述牺牲膜209沿垂直于第二伪栅极部208侧壁表面方向上的尺寸决定。
所述第二伪栅极层208沿其侧壁表面方向上的尺寸为沟道长度。
若所述第一伪栅极部207第二区B沿垂直于第二伪栅极部208侧壁表面方向上的尺寸小于1纳米，后续在伪栅极层213两侧的鳍部201内形成源漏掺杂区，使得所述源漏掺杂区到沟道的距离仍较小，仍易漏电，易造成短沟道效应，有利于提高半导体结构的性能；若所述第一伪栅极部212第二区B沿所述垂直于第二伪栅极部208侧壁表面方向上的尺寸大于5纳米，使得第一伪栅极部212沿鳍部201延伸方向上的尺寸过大，不利于提高半导体器件的集成度。
请参考图8，去除位于所述第二伪栅极部208侧壁上的牺牲层210(参考图7)，暴露出第二伪栅极部208的侧壁。
去除所述牺牲层210的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
请参考图9，在所述伪栅介质层211、第一伪栅极部212以及第二伪栅极部208的侧壁上形成伪栅侧墙214。
所述伪栅侧墙214的形成步骤包括：在所述基底200、第一伪栅极部212侧壁和顶部表面以及第二伪栅极部208的侧壁和顶部表面上形成伪栅侧墙膜；去除位于所述基底200上、第二伪栅极部208的顶部表面上的伪栅侧墙膜，形成伪栅侧墙214。
形成所述伪栅侧墙膜的工艺包括：化学气相沉积工艺。
所述伪栅侧墙214的材料包括：氮化硅。
所述伪栅侧墙214用于定义后续形成的源漏掺杂区的位置。
所述伪栅侧墙214沿垂直于第二伪栅极部208侧壁表面方向上的尺寸为：2纳米～6纳米。
位于第二伪栅极部208侧壁上的伪栅侧墙214与位于第一伪栅极部212侧壁上的伪栅侧墙214相互连接。
后续在所述伪栅极层213两侧的鳍部201内形成的外延层。位于第二伪栅极部208侧壁上的伪栅侧墙214决定所述外延层顶部的位置，位于第一伪栅极部212侧壁上的伪栅侧墙214位置决定所述外延层底部的位置。
请参考图10，在所述伪栅极层213两侧的鳍部201内形成源漏掺杂区215。
所述源漏掺杂区215的形成步骤包括：在所述伪栅极层213两侧的鳍部201内形成开口；采用外延生长工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成源漏掺杂区215。
所述外延层顶部位置是由所述第二伪栅极部208侧壁的伪栅侧墙214决定的；所述外延层底部的位置是由所述第一伪栅极部212第二区B侧壁的伪栅侧墙214决定的。由于第二伪栅极层208位于所述第一伪栅极部212第一区A的顶部表面，且所述第一伪栅部212第二区B位于所述第一伪栅极部212第一区A两侧，因此，在所述鳍部201的延伸方向上，所述外延层顶部尺寸大于所述外延层底部尺寸。所述外延层的顶部用于形成导电结构，由于所述外延层的顶部尺寸大于底部尺寸，使得所述外延层顶部的接触面积较大，进而使得外延层顶部的接触电阻较小，从而有利于提高半导体结构的性能。
形成所述源漏掺杂区215之后，还包括：去除第一伪栅极层212，形成第一伪栅开口；在所述第一伪栅开口内形成第一金属栅极；去除第二伪栅极层208，形成第二伪栅开口；在所述第二伪栅开口内形成第二金属栅极。
综上，在本实施例中，所述伪栅极层用于定义后续形成的金属栅极的位置。所述伪栅极层包括：第一伪栅极部和位于所述第一伪栅极部第一区上的第二伪栅极部，后续在所述第二伪栅极部对应的金属栅极上加偏压，因此，所述第二伪栅极部沿鳍部延伸方向上的尺寸决定了沟道的长度。由于所述第一伪栅极部第二区位于所述第一伪栅极部第一区的两侧，因此，位于伪栅极层两侧的源漏掺杂区到所述第二伪栅极部有一定的距离，进而使得所述源漏掺杂区到沟道有一定距离，从而能够有效地减弱短沟道效应，从而有利于提高半导体结构的性能。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请参考图10，包括：
基底200，所述基底200上具有鳍部201；
位于基底200上的伪栅极层213，所述伪栅极层213包括：覆盖所述鳍部201部分侧壁的第一伪栅极部212和横跨所述鳍部201的第二伪栅极部208，所述第一伪栅极部212包括：第一区A和位于所述第一区A两侧的第二区B，且所述第一区A与第二区B在沿鳍部201延伸方向上邻接，所述第二伪栅极部208位于所述第一伪栅极部212第一区A的顶部表面，所述第一伪栅极部212的顶部表面低于所述鳍部201的顶部表面；
位于所述伪栅极层213两侧鳍部201内的源漏掺杂区215。
所述第一伪栅极部212的顶部表面到所述鳍部201的顶部表面的距离为：5纳米～35纳米。
所述第一伪栅极层212的第二区B沿鳍部201方向上的尺寸为：1纳米～5纳米。
所述基底200上具有隔离结构203；所述隔离结构203覆盖所述鳍部201的部分侧壁，且所述隔离结构203的顶部表面低于所述鳍部201的顶部表面；所述伪栅极层213还位于所述隔离结构203顶部表面。
所述第一伪栅极部212的顶部表面到所述隔离结构203顶部表面的距离为：5纳米～35纳米。
所述源漏掺杂区215包括：外延层；所述外延层位于所述鳍部201内。
综上，在本实施例中，所述伪栅极层用于定义金属栅极的位置。所述伪栅极层包括：第一伪栅极部和位于所述第一伪栅极部第一区上的第二伪栅极部。后续在所述第二伪栅极部对应的金属栅极上加偏压，因此，所述第二伪栅极部沿鳍部延伸方向上的尺寸决定了沟道的长度。由于所述第一伪栅极部第二区位于所述第一伪栅极部第一区的两侧，因此，位于伪栅极层两侧的源漏掺杂区到所述第二伪栅极部有一定的距离，进而使得所述源漏掺杂区到沟道有一定距离，从而能够有效地减弱短沟道效应，从而有利于提高半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底，所述基底上具有鳍部；
位于基底上的伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；
位于所述伪栅极层两侧鳍部内的源漏掺杂区。
2.如权利要求1所述的半导体结构，其特征在于，所述第一伪栅极部的顶部表面到所述鳍部的顶部表面的距离为：5纳米～35纳米。
3.如权利要求1所述的半导体结构，其特征在于，所述第一伪栅极部的第二区沿鳍部延伸方向上的尺寸为：1纳米～5纳米。
4.如权利要求1所述的半导体结构，其特征在于，所述鳍部之间的基底上具有隔离结构；所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述伪栅极层还位于所述隔离结构顶部表面。
5.如权利要求4所述的半导体结构，其特征在于，所述第一伪栅极部的顶部表面到所述隔离结构顶部表面的距离为：5纳米～35纳米。
6.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂区包括：外延层；所述外延层位于所述鳍部内。
7.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有鳍部；
在所述基底上形成伪栅极层，所述伪栅极层包括：覆盖所述鳍部部分侧壁的第一伪栅极部和横跨所述鳍部的第二伪栅极部，所述第一伪栅极部包括：第一区和位于所述第一区两侧的第二区，且所述第一区与第二区在沿鳍部延伸方向上邻接，所述第二伪栅极部位于所述第一伪栅极部的第一区的顶部表面，所述第一伪栅极部的顶部表面低于所述鳍部的顶部表面；
在所述伪栅极层两侧的鳍部内形成源漏掺杂区。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述伪栅极层的形成步骤包括：在所述基底上形成初始伪栅极层，所述初始伪栅极层包括：覆盖鳍部部分侧壁表面的初始第一伪栅极部以及位于初始第一伪栅极部上的第二伪栅极部，所述第二伪栅极部沿垂直于鳍部延伸方向上横跨所述鳍部，且所述第二伪栅极部两侧暴露出部分初始第一伪栅极部的顶部表面，所述初始第一伪栅极部的顶部表面低于所述鳍部的顶部表面；在所述第二伪栅极部的侧壁表面形成牺牲层；以所述牺牲层为掩膜，刻蚀位于所述第二伪栅极部两侧的所述初始第一伪栅极部，直至暴露出所述鳍部的部分侧壁和顶部表面，形成第一伪栅极部；形成所述第一伪栅极部之后，去除位于所述第二伪栅极部侧壁的牺牲层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述牺牲层的形成步骤包括：在所述基底上、鳍部的侧壁和顶部表面、第二伪栅极部的侧壁和顶部表面以及初始第一伪栅极部的顶部表面上形成牺牲膜；去除位于所述基底、鳍部侧壁和顶部表面以及初始第一伪栅极部顶部表面上的牺牲膜，形成牺牲层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述牺牲膜的形成工艺包括：化学气相沉积工艺。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，所述牺牲层沿垂直于第二伪栅极部侧壁表面方向上的尺寸为：1纳米～5纳米。
12.如权利要求8所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括：氮化硅。
13.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一伪栅极部的顶部表面到所述鳍部顶部表面的距离为：5纳米～35纳米。
14.如权利要求7所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区的形成步骤包括：在所述伪栅极层两侧的鳍部内形成开口；采用外延生长工艺在所述开口内形成外延层；在所述外延层内掺杂P型离子或N型离子。
15.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述伪栅极层之前，在所述基底上形成伪栅介质层，所述伪栅介质层覆盖鳍部的部分侧壁和顶部表面；所述伪栅极层位于所述伪栅介质层之上。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述伪栅极层之后，形成所述源漏掺杂区之前，还包括：在所述伪栅介质层、第一伪栅极部和第二伪栅极部的侧壁形成伪栅侧墙。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述伪栅侧墙沿垂直于第二伪栅极部侧壁表面方向上的尺寸为：2纳米～6纳米。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底上具有隔离结构；所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部的顶部表面；所述伪栅极层还位于所述隔离结构顶部表面。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第一伪栅极部的顶部表面到所述隔离结构顶部表面的距离为：5纳米～35纳米。
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