KR20180017761A - 벌크 실리콘 기반의 실리콘 게르마늄 ｐ-채널 삼중 게이트 트랜지스터 및 그 제조방법 - Google Patents

벌크 실리콘 기반의 실리콘 게르마늄 ｐ-채널 삼중 게이트 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 벌크 실리콘 기판에 실리콘 핀을 돌출시키고 실리콘 핀의 삼면에 얇은 실리콘 게르마늄 액티브층을 형성하여 실리콘 핀과의 오프셋 전위로 삼중 게이트가 감싸는 부위에서 게이트 절연막과 실리콘 핀 사이의 삼면에 정공 우물을 각각 형성하고, 각 정공 우물에 모인 정공이 정공의 이동도가 높은 각 면의 액티브층을 따라 이동하게 함으로써, 초고속, 저전력 구동이 가능할 분만 아니라 실리콘 핀-바디 간 일체형 구조로 바디 바이어싱을 할 수 있으며, n-채널 핀펫(FinFET)형 트랜지스터와 하나의 기판에서 동일한 CMOS 공정으로 함께 제조할 수 있는 ｐ-채널 삼중 게이트 트랜지스터 및 그 제조방법을 제공한다.

Description

벌크 실리콘 기반의 실리콘 게르마늄 ｐ-채널 삼중 게이트 트랜지스터 및 그 제조방법{SiGe P-CHANNEL TRI-GATE TRANSISTOR BASED ON BULK SILICON AND FABRICATION METHOD THEREOF}
본 발명은 반도체 트랜지스터에 관한 것으로, 더욱 상세하게는 벌크 실리콘 기반의 실리콘 게르마늄 ｐ-채널 삼중 게이트 트랜지스터 및 그 제조방법에 관한 것이다.
다양한 디지털집적회로를 구성하는 근간인 CMOS은 n-채널 MOSFET과 p-채널 MOSFET의 상호보완적 결합으로 제작된다. n-채널 MOSFET에 관한 연구는 상당히 많이 이루어져 왔으나, p-채널 MOSFET에 관한 연구는 상대적으로 미비하다.
일 예로, n-채널 MOSFET 구현을 위해 실리콘 기판에 핀 형상으로 돌출시킨 실리콘 채널을 갖는 n-채널 FinFET 구조는 이미 개발되어 상용화되었으나, 성능 향상이 이루어진 p-채널 MOSFET은 그렇지 못한 실정이다.
이에 따라 아직도 하나의 벌크 실리콘 기판에 동일한 공정 속에서 동일한 실리콘 핀 바디 구조를 갖는 n-채널 MOSFET과 동등한 수준의 전류 구동 능력을 갖는 p-채널 MOSFET을 함께 형성하여 CMOS를 제작하지 못하는 문제점이 있다.
한국 등록특허 제10-0845175호에서는 벌크 실리콘 기판에 실리콘 게르마늄 합금으로 핀 형성의 반도체 본체(body)를 형성하고, 상기 실리콘 게르마늄 본체를 둘러싸며 단결정 실리콘막으로 반도체 캡핑층을 형성하고, 상기 실리콘 캡핑층을 감싸며 게이트가 형성되어 삼중 게이트를 갖는 트랜지스터가 개시되어 있다.
상기 선행특허에서는 실리콘 캡핑층이 핀 형상의 실리콘 게르마늄 본체 상에 형성되어 인장 응력(tensile strain)을 갖게 함으로써, 캐리어의 이동도를 향상시키려는 것이나, 상기 선행특허에서 언급되어 있는 바와 같이, 상기 실리콘 캡핑층의 인장 응력은 전자의 이동도를 향상시키는 것으로 기대될 수 있을 뿐이고, 이로써 p-채널 MOSFET 구현을 위한 정공의 이동도 향상은 기대하기 어려워, 이러한 구조로 n-채널 MOSFET과 함께 p-채널 MOSFET을 구현하기 어려운 문제점은 여전히 남아 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로, 하나의 벌크 실리콘 기판에 동일한 CMOS 공정으로 n-채널 트랜지스터와 함께 제조 가능하고, 동일한 실리콘 핀-바디 간 일체형 구조로 바디 바이어싱(바디 컨택)을 할 수 있으며, 정공의 이동도를 높여 초고속, 저전력 구동이 가능한 벌크 실리콘 기반의 실리콘 게르마늄 ｐ-채널 삼중 게이트 트랜지스터 및 그 제조방법을 제공하는 데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 트랜지스터는 벌크 실리콘 기판과 바디 컨택이 가능하도록 상기 실리콘 기판과 일체로 형성되어 돌출된 실리콘 핀; 상기 실리콘 기판에서 상기 실리콘 핀의 일정 높이까지 채워진 격리 절연막; 상기 격리 절연막 상에서 상기 실리콘 핀의 대향 하는 양 측면과 상면에 각각 일정 두께로 형성된 Si1 -xGex(0.2≤x<1) 액티브층; 상기 액티브층의 삼면을 감싸며 형성된 게이트 절연막; 및 상기 게이트 절연막을 감싸며 상기 격리 절연막 상에 형성된 삼중 게이트를 포함하여 구성되고, 상기 액티브층은 상기 실리콘 핀과의 가전자대 오프셋 전위로 상기 삼중 게이트가 감싸는 부위에서 상기 게이트 절연막과 사이에 정공(hole) 우물을 형성하여 상기 정공 우물에 모인 정공으로 동작 되도록 한 것을 특징으로 한다.
상기 액티브층의 게르마늄(Ge)의 조성비 x는 0.5≤x≤0.9이고, 상기 게이트 절연막은 실리콘 산화막일 수 있다.
상기 게이트 절연막은 상기 실리콘 산화막 상에 상기 실리콘 산화막보다 유전율이 높은 고유전율막이 더 형성된 것일 수 있다.
상기 게이트 절연막은 실리콘 산화막을 삽입층으로 갖지 않는 실리콘 산화막보다 유전율이 높은 고유전율막일 수 있다.
상기 실리콘 핀은 상기 격리 절연막으로부터 돌출된 측면 높이가 상면의 폭보다 크고, 양단에 상기 격리 절연막으로 둘러싸이며 상기 측면 높이로 돌출되고 상기 상면의 폭보다 넓은 폭을 가진 소스/드레인 지지부가 일체로 더 형성되고, 상기 액티브층은 상기 격리 절연막 위로 돌출된 상기 소스/드레인 지지부에도 상기 실리콘 핀에서와 같은 두께로 형성된 소스/드레인 컨택부를 더 포함하고, 상기 삼중 게이트는 상기 실리콘 핀을 감싸는 부분의 폭이 높이보다 작고, 일측으로 상기 감싸는 부분의 폭보다 넓은 폭을 가진 게이트 컨택부가 일체로 더 형성된 것일 수 있다.
상기 소스 지지부와 상기 드레인 지지부 사이에는 상기 실리콘 핀과 동일한 구조를 갖는 복수 개의 실리콘 핀이 일정 간격 병렬로 이격되어 형성되고, 상기 액티브층은 상기 격리 절연막 위로 돌출된 상기 복수 개의 실리콘 핀에 동일한 두께로 형성되고, 상기 게이트 절연막은 상기 복수 개의 실리콘 핀에 형성된 각 액티브층의 삼면을 감싸며 형성되고, 상기 삼중 게이트는 상기 게이트 절연막을 사이에 두고 상기 복수 개의 실리콘 핀에 형성된 각 액티브층의 삼면을 감싸며 형성된 것일 수 있다.
상기 액티브층의 두께는 1~5 nm일 수 있고, 상기 액티브층 중 상기 삼중 게이트로 둘러싸인 채널영역은 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하로, 나머지는 p형 불순물이 1016~1020/cm3 농도로 도핑되고, 상기 실리콘 핀 및 상기 소스/드레인 지지부는 불순물이 도핑되지 않거나 n형 불순물로 도핑 되어, 상기 채널영역과 바디 컨택이 가능하게 된 것일 수 있다.
상기 실리콘 핀과 상기 소스/드레인 지지부는 애초부터 n형 기판의 일부 일 수도 있고, p형 기판에 n형 반도체 우물을 형성한 후 만든 것일 수 있다.
본 발명에 의한 트랜지스터의 제조방법은 상기 ｐ-채널 삼중 게이트 트랜지스터를 제조하는 방법에 있어서, 벌크 실리콘 기판에 평탄화 공정시 사용될 식각 스토퍼(stopper) 박막을 증착하는 제 1 단계; 상기 식각 스토퍼 박막 상에 식각 마스크를 형성하고, 상기 식각 마스크로 상기 식각 스토퍼 박박 및 상기 실리콘 기판을 식각하여 식각 스토퍼 패턴, 소스/드레인 지지부 및 실리콘 핀을 형성하는 제 2 단계; 상기 실리콘 기판 상에 격리 절연막 물질을 증착하고 상기 식각 스토퍼 패턴이 드러날 때까지 CMP 공정으로 평탄화시키는 제 3 단계; 상기 격리 절연막 물질을 일정 깊이 더 식각하고, 상기 식각 스토퍼 패턴을 제거하여, 상기 소스/드레인 지지부 및 상기 실리콘 핀을 격리 절연막으로부터 일정 높이 돌출시키는 제 4 단계; 노출된 상기 소스/드레인 지지부 및 상기 실리콘 핀 상에 일정 두께로 실리콘 게르마늄 액티브층을 형성하는 제 5 단계; 상기 액티브층 상에 게이트 절연막을 형성하는 제 6 단계; 및 상기 게이트 절연막 상에 게이트 물질을 증착하고 패터닝 및 식각하여 상기 실리콘 핀의 삼면을 감싸며 삼중 게이트를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 한다.
상기 제 2 단계의 상기 식각 마스크는 상기 실리콘 핀의 폭은 상기 소스/드레인 지지부의 폭보다 작은 미세 선폭을 갖도록 측벽 스페이서 패터닝 공정 또는 EUVL(extreme ultraviolet lithography) 등에 의하여 형성되고, 상기 제 5 단계의 상기 액티브층은 게르마늄 함량을 갖는 실리콘 게르마늄 층을 노출된 상기 소스/드레인 지지부 및 상기 실리콘 핀의 표면 상에 직접 성장시킬 수 있다.
상기 제 6 단계의 상기 게이트 절연막은 열 산화공정에 의한 상기 액티브층의 게르마늄 응축공정 과정에서 상기 액티브층의 표면으로부터 실리콘 산화막이 형성되도록 하고, 이 과정에서 상기 액티브층은 상기 소스/드레인 지지부 및 상기 실리콘 핀을 향해 게르마늄 함량을 높인 것일 수 있다.
상기 게이트 절연막은 상기 열 산화공정으로 상기 실리콘 산화막을 형성한 후 상기 실리콘 산화막 상에 상기 실리콘 산화막보다 유전율이 높은 고유전율막을 더 형성한 것일 수 있다.
상기 액티브층의 두께는 1~5 nm로 할 수 있고, 상기 제 6 단계의 상기 게이트 절연막은 플라스마 기반 또는 소정의 가스를 동반한 열처리를 통해 상기 액티브층을 표면 처리한 후 실리콘 산화막보다 유전율이 높은 고유전율막으로 형성할 수도 있다. 다른 실시 예로, 상기 게이트 절연막은 실리콘 산화막보다 유전율이 높은 고유전율막으로 형성한 후 플라스마 기반 또는 소정의 가스를 동반한 열처리로 상기 액티브층과 상기 게이트 절연막 간의 계면특성을 개선할 수도 있다.
상기 실리콘 기판은 불순물이 도핑되지 않은 진성 기판 또는 n형 불순물이 도핑된 n형 기판으로 하거나 충분한 깊이의 n형 우물을 형성한 p형 기판으로 하고, 상기 제 7 단계 이후에 상기 삼중 게이트를 식각 마스크로 하여 게이트 절연막을 제거하고 p형 불순물로 이온주입 공정을 더 진행할 수도 있다.
상기 제 2 단계는 상기 식각 마스크를 미세패턴으로 일정 간격 병렬로 복수 개 형성하고 상기 실리콘 기판을 식각하여 상기 소스 지지부와 상기 드레인 지지부 사이에 복수 개의 실리콘 핀이 나란히 형성되도록 할 수도 있다.
본 발명은 벌크 실리콘 기판에 실리콘 핀을 돌출시키고 상기 실리콘 핀의 삼면에 얇은 실리콘 게르마늄 액티브층을 형성하여 실리콘 핀과의 오프셋 전위로 삼중 게이트가 감싸는 부위에서 게이트 절연막과 실리콘 핀 사이의 삼면에 정공(hole) 우물을 형성하고, 정공 우물에 모인 정공이 이동도가 높은 액티브층을 따라 이동하게 함으로써, 초고속, 저전력 구동이 가능할 분만 아니라 실리콘 핀-바디 간 일체형 구조로 바디 바이어싱을 할 수 있으며, n-채널 핀펫(FinFET)형 트랜지스터와 하나의 기판에서 동일한 CMOS 공정으로 함께 제조할 수 있는 효과가 있다.
도 1 내지 도 11은 본 발명의 일 실시 예에 따른 트랜지스터의 제조공정을 보여주는 공정 사시도이다.
도 12는 도 11의 AA'선 단면도이다.
도 13은 도 12의 트랜지스터에서 게이트에 음의 전압을 인가하여 턴온(turn on)하였을 경우 BB'선 단면도 상의 에너지 밴드도(a) 및 정공 전류밀도(b)를 각각 보여준다.
도 14는 본 발명의 다른 실시 예에 따른 트랜지스터의 제조공정으로 제조된 트랜지스터의 모습을 보여주는 사시도이다.
도 15는 도 14의 CC'선 단면도이다.
도 16은 도 11의 구조에서 Si1 - xGex 액티브층이 x=0(Si), 0.5(Si0 .5Ge0 .5), 1(Ge) 일 때의 스위칭 동작을 비교한 전기적 특성도이다.
도 17은 도 11의 구조에서 Si1 - xGex 액티브층이 x=0.9(Si0 .1Ge0 .9), 1(Ge) 일 때의 스위칭 동작 중 꺼진 상태의 누설전류를 비교한 전기적 특성도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 상세히 설명한다.
본 발명의 일 실시 예에 의한 트랜지스터는, 도 11 및 도 12에 도시된 바와 같이, 벌크 실리콘 기판(10)과 바디 컨택이 가능하도록 상기 실리콘 기판과 일체로 형성되어 돌출된 실리콘 핀(16); 상기 실리콘 기판에서 상기 실리콘 핀(16)의 일정 높이(h1)까지 채워진 격리 절연막(34); 상기 격리 절연막(34) 상에서 상기 실리콘 핀(16)의 대향 하는 양 측면과 상면에 각각 일정 두께(t1)(t2)로 형성된 Si1 -xGex(0.2≤x<1) 액티브층(40, 46); 상기 액티브층의 삼면(41, 43, 45)을 감싸며 형성된 게이트 절연막(50); 및 상기 게이트 절연막(50)을 감싸며 상기 격리 절연막(34) 상에 형성된 삼중 게이트(60)를 포함하여 구성되고, 상기 액티브층(40, 41)은, 도 13(a)와 같이, 상기 실리콘 핀(16)과의 가전자대 오프셋 전위(△Ev)로 상기 삼중 게이트(60)가 감싸는 부위에서 상기 게이트 절연막(50)과 사이에 정공 우물(hole well)을 형성하여 상기 정공 우물에 모인 정공으로 동작 되도록 한 것을 특징으로 한다.
도 13(a)은 도 12의 실시 예에 의한 트랜지스터에서 삼중 게이트(60)에 음의 전압을 인가하여 턴온(turn on)하였을 경우 BB'선 단면도 상의 에너지 밴드도이고, 도 13(b)는 턴온시 액티브층(40, 41)에 흐르는 정공의 전류밀도를 보여준다.
상기 액티브층(40)은 Si1 -xGex(0.2≤x<1)으로 형성됨이 바람직한데, 여기서 게르마늄(Ge)의 조성비 x는 0.5≤x≤0.9로 함이 더욱 바람직하다.
이는 액티브층(40)의 게르마늄(Ge)의 조성비 x가 1에 가까울 수로 실리콘 핀(16)과의 가전자대 오프셋 전위(△Ev)를 크게 할 수 있고, 정공의 이동도를 높일 수 있어 바람직하나, 그렇다고 0.9 초과하여 거의 게르마늄(Ge)으로만 할 경우에는, 도 17에서 보여주는 바와 같이, 스위칭 동작 중 꺼진 상태에서 누설전류가 상대적으로 커지는 문제점이 있기 때문이다.
또한, 게르마늄(Ge)의 조성비 x가 0.2 미만으로 작을 경우에는 실리콘 핀(16)과의 가전자대 오프셋 전위(△Ev)를 크게 할 수 없어 충분한 양의 정공을 포획하여 가두기 어렵고, 정공의 이동도도 떨어져, 도 16에서 알 수 있는 바와 같이, Si0.5Ge0.5 일 때보다 문턱전압이하 전류 기울기가 작아져 보다 이상적인 스위칭 동작 특성을 얻기 어려운 문제점이 있다.
상기 게이트 절연막(50)은 실리콘 산화막(SiO2)일 수 있으나, 실시 예에 따라 실리콘 산화막에 실리콘 산화막보다 유전율이 높은 고유전율막이 더 형성하거나, 실리콘 산화막 없이 바로 실리콘 산화막보다 유전율이 높은 고유전율막을 형성하여, 채널에 대한 게이트 장악력을 높임으로써, 동일한 인가전압에 보다 많은 정공이 정공 우물에 모이도록 할 수 있고, 저전압 구동도 가능하게 할 수 있다.
상기 실리콘 핀(16)은 다양한 크기를 가질 수 있으나, 도 12와 같이, 격리 절연막(34)으로부터 돌출된 측면 높이(h2)가 상면의 폭(w1)보다 크게 형성하여, 액티브층(46)의 양 측면(41, 45) 면적을 넓혀 삼중 게이트(60) 밑에 형성되는 채널의 폭을 크게 함으로써, 면적 증가 없이 전류 밀도를 높일 수 있게 함이 바람직하다.
또한, 상기 실리콘 핀(16)의 양단에는, 도 6 및 도 11과 같이, 격리 절연막(34)으로 둘러싸이며 실리콘 핀(16)의 측면 높이(h2)와 동일하게 돌출되고, 실리콘 핀(16)의 상면 폭(w1)보다 넓은 폭을 가진 소스/드레인 지지부(12, 14)를 상기 실리콘 기판(10)을 식각한 형태로 더 형성하여, 실리콘 핀(16)을 둘러싼 액티브층(46)에 소스/드레인 컨택이 용이하도록 함이 바람직하다.
이 경우, 상기 액티브층(40)은, 도 7 및 도 11과 같이, 격리 절연막(34) 위로 돌출된 소스/드레인 지지부(12, 14)에도 실리콘 핀(16)에서와 같은 측면 및 상면 두께로 형성된 소스/드레인 컨택부(42, 44)를 더 포함하게 된다.
상기 삼중 게이트(60)는, 도 11과 같이, 상기 실리콘 핀(16)을 감싸는 부분의 폭(w2)이 높이(h3)보다 작게 하고, 일측으로 상기 감싸는 부분의 폭(w2)보다 넓은 폭을 가진 게이트 컨택부가 일체로 더 형성될 수 있다.
다른 실시 예로, 도 14 및 도 15와 같이, 상술한 실시 예의 소스 지지부(12)와 드레인 지지부(14) 사이에 상술한 실리콘 핀(16)과 동일한 구조를 갖는 복수 개의 실리콘 핀(16, 18)이 손가락 모양으로 일정 간격 병렬로 이격되어 형성되고, 액티브층은 격리 절연막(34) 위로 돌출된 복수 개의 실리콘 핀(16, 18)에 동일한 두께로 형성될 수 있다.
이 경우, 게이트 절연막(52, 54)은 복수 개의 실리콘 핀(16, 18)에 형성된 각 액티브층(46)(48)의 삼면을 감싸며 형성되고, 상술한 삼중 게이트(60)는 게이트 절연막(52, 54)을 사이에 두고 복수 개의 실리콘 핀(16, 18)에 형성된 각 액티브층(46)(48)의 삼면을 감싸며 형성된다.
이렇게 복수 개의 액티브층(46, 48)이 소스/드레인 컨택부(42, 44) 사이에 병렬적으로 형성됨으로써, 구동전류를 높일 수 있고, 더욱 저전력 구동이 가능하게 되는 장점이 있게 된다.
상술한 각 실시 예에서, 소스/드레인 컨택부(42, 44)는 실리콘 핀(16)을 둘러싼 액티브층(46)과 동일한 도전형으로 무접합 트랜지스터로 형성될 수도 있으나, 상기 액티브층(46) 중 삼중 게이트(60)로 둘러싸인 채널영역은 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하로, 상기 채널영역을 제외한 액티브층(46)과 소스/드레인 컨택부(42, 44)는 p형 불순물이 1016~1020/cm3 농도로 도핑되어, 상술한 정공 우물에 충분한 수의 정공이 축적되거나 반전되어 채널을 형성하도록 할 수도 있다.
후자의 경우, 기판(10), 실리콘 핀(16) 및 소스/드레인 지지부(12, 14)는 채널영역과 동일한 도전형을 갖도록 불순물이 도핑되지 않거나 n형 불순물로 도핑 되어, 상기 채널영역과 바디 컨택이 가능하게 함이 바람직하다.
상술한 각 실시 예에서, 액티브층(40, 46)의 두께는 1~5 nm가 바람직한데, 이는 1 nm 미만일 경우는 삼중 게이트(60)의 장악력을 더욱 높일 수 있어 유리하나, 정공 우물의 폭이 줄어들어 전류의 양 자체가 작아지는 문제가 있고, 그렇다고 5 nm를 초과하면 이미 충분히 높은 켜진 상태의 전류 수준을 확보한 상태에서 불필요하게 액티브층(46)이 두꺼워 짐에 따라 소자의 축소화 가능성 저하, 공정 시간 및 비용 증가의 문제가 발생할 수 있기 때문이다.
관련 시뮬레이션 결과에 의하면, 게이트 절연막(52)을 실리콘 산화막으로 하여였을 경우, Si1 - xGex 액티브층(40, 46)과의 계면으로부터 약 1 nm 떨어진 위치에서 정공의 농도가 최대화되므로, 액티브층(40, 46)의 두께는 1~2 nm로 함이 더욱 바람직하다.
이하, 도 1 내지 도 11를 참조하며, 상술한 트랜지스터를 제조하는 방법에 관한 실시 예에 대하여 설명한다.
먼저, 도 1과 같이, 준비된 벌크 실리콘 기판(10)에 평탄화 공정시 사용될 식각 스토퍼(stopper) 박막(20)을 증착한다(제 1 단계). 여기서, 상기 벌크 실리콘 기판(10)은 불순물이 도핑되지 않은 진성 기판일 수 있으나, n형 불순물로 1018/cm3 이하로 약하게 도핑된 n형 기판이 바람직하다.
다음, 상기 식각 스토퍼 박박(20) 상에 식각 마스크(미도시)를 형성하고, 상기 식각 마스크로 상기 식각 스토퍼 박막(20) 및 상기 실리콘 기판(10)을 식각하여, 도 2와 같이, 식각 스토퍼 패턴(22), 소스/드레인 지지부(12, 14) 및 실리콘 핀(16)을 형성한다(제 2 단계).
여기서, 상기 식각 마스크는 실리콘 핀(16)의 폭은 상기 소스/드레인 지지부의 폭보다 작은 미세 선폭을 갖도록 측벽 스페이서 패터닝 공정에 의하여 형성될 수 있다.
또한, 도 14 및 도 15와 같이, 소스 지지부(12)와 드레인 지지부(14) 사이에 복수 개의 실리콘 핀(16, 18)을 갖는 트랜지스터로 형성하기 위해, 상기 식각 마스크는 미세패턴으로 일정 간격 떨어지며 병렬로 복수 개 형성한 다음, 상기 실리콘 기판(10)을 식각하여 복수 개의 실리콘 핀(16, 18)이 형성되도록 할 수 있다.
이어, 도 3과 같이, 상기 실리콘 기판(10) 상에 격리 절연막 물질(30)을 증착하고, 도 4와 같이, 상기 식각 스토퍼 패턴(22)이 드러날 때까지 공지의 CMP 공정으로 평탄화시킨다(제 3 단계).
다음, 도 5와 같이, 평탄화된 격리 절연막 물질(32)을 일정 깊이 더 식각하여 격리 절연막(34)을 형성한 후, 도 6과 같이, 식각 스토퍼 패턴(22)을 제거하여, 소스/드레인 지지부(12, 14) 및 실리콘 핀(16)을 격리 절연막(34)으로부터 일정 높이(h2) 돌출시킨다(제 4 단계).
이후, 도 7과 같이, 공지의 CVD, 에피택시 공정 등을 통해 노출된 소스/드레인 지지부(12, 14) 및 실리콘 핀(16) 상에 일정 두께로 실리콘 게르마늄 액티브층(40: 42, 44, 46)을 형성한다(제 5 단계).
여기서, 상기 실리콘 게르마늄 액티브층은 Si1 -xGex(0.2≤x<1)으로 게르마늄 함량을 갖도록 노출된 소스/드레인 지지부(12, 14) 및 실리콘 핀(16)으로부터 1~5 nm의 두께를 갖도록 직접 성장시키는 것이 바람직하다.
또한, 상기 실리콘 게르마늄 액티브층(40: 42, 44, 46)의 각 측면 두께(ti)과 상면 두께(t2)는 공정에 따라 서로 다를 수 있으나, 에피택시로 성장시 동일한 두께를 가질 수 있으며, 도 8과 같이, 도 7의 실시 예에서보다 2배 이상 두껍게 형성한 후, 게르마늄 응축공정을 통해 두께를 줄이며 Si1 - xGex 에서 게르마늄(Ge)의 조성비 x가 1에 가깝도록 하는 공정 방법을 선택함이 바람직하다.
이때, 게르마늄 응축공정은 열 산화공정으로 진행하게 되는데, 이 경우, 도 9와 같이, 액티브층(40)의 표면으로부터 실리콘 산화막이 게이트 절연막(50)으로 자동 형성되고, 소자 동작에 사용될 액티브층(40)은 소스/드레인 지지부(12, 14) 및 실리콘 핀(16)을 향해 게르마늄 함량이 100%에 가깝도록 높일 수 있게 된다.
상술한 바와 같이, 게르마늄 응축공정은 게이트 절연막(50) 형성 공정으로도 이용될 수 있는데, 이에 의하지 않았을 경우에는, 도 9와 같이, 상기 액티브층(40) 상에 별도의 게이트 절연막(50)을 형성한다(제 6 단계).
여기서, 상기 게이트 절연막(50)을 형성하는 방법은 상술한 열 산화에 의한 응축공정 과정에서 열 산화막(실리콘 산화막)을 취하는 방법 이외에 플라스마 기반으로 상기 액티브층(40)을 표면처리(surface passivation)한 후 실리콘 산화막보다 유전율이 높은 고유전율막(high-κ)으로 형성할 수도 있다. 물론, 상기 응축공정으로 실리콘 산화막을 형성한 이후에도, 상기 실리콘 산화막보다 유전율이 높은 고유전율막을 더 형성할 수 있다. 상기 액티브층(40) 상에 직접 고유전율막을 형성하는 과정에서 표면처리나 액티브층과 게이트 절연막 사이의 계면처리(interface passivation) 하는 방식은 가스를 동반한 열처리, 플라즈마에 의한 처리 방법이 있을 수 있으며, 이는 게이트 절연막 형성 전 또는 이후 적절한 시점에서 시행하는 선택이 모두 가능하다.
다음, 상기 게이트 절연막(50) 상에 게이트 물질을 증착하고 패터닝 및 식각하여, 도 10과 같이, 상기 실리콘 핀(16)의 삼면을 감싸며 삼중 게이트(60)를 형성한다(제 7 단계). 이때, 게이트 물질은 적절한 일함수를 갖는 금속은 물론, 폴리 실리콘 등 실리콘계 물질뿐만 아니라, 폴리 실리콘 게르마늄, 폴리 게르마늄도 사용될 수 있다.
상기 제 2 단계에서 소스 지지부(12)와 드레인 지지부(14) 사이에 복수 개의 실리콘 핀(16, 18)을 형성하여 진행한 경우, 도 14 및 도 15와 같이, 삼중 게이트(60)는 복수 개의 실리콘 핀(16, 18)을 각각 감싸는 복수 개의 액티브층(46, 48)을 가로지르며, 각 게이트 절연막(52)(54)을 사이에 두고 격리 절연막(34) 상에 일체로 형성하게 된다.
상기 제 7 단계 이후에는, 통상과 같이, 층간 절연막(미도시)을 형성한 후 소스/드레인 컨택부(42, 44) 및 게이트 컨텍부에 각각 컨택홀을 뚫어 배선 공정을 진행할 수도 있으나, 도 11과 같이, 상기 삼중 게이트(60)를 식각 마스크로 하여 노출된 게이트 절연막(50)을 제거하고 상기 공정을 진행할 수도 있다. 이는 고유전율막과 같이 상기 층간 절연막과 다른 물질로 게이트 절연막(50)을 형성한 경우에 더욱 그러하다. 그리고, 상기 게이트 절연막(50) 제거 공정 전후에서 p형 불순물로 이온주입 공정을 더 진행하여, 삼중 게이트(60), 채널영역을 제외한 액티브층(40) 및 소스/드레인 컨택부(42, 44)에 전도도를 높일 수도 있다.
이상으로, 첨부 도면을 중심으로 바람직한 실시 예에 대하여 설명하였으나, 이에 한정되지 않고 다양하게 변형하여 실시될 수 있다. 이러한 응용 예는 통상의 기술자라면 상술한 실시 예를 참조하여 실시할 수 있다 할 것이어서, 이에 관한 설명은 생략한다.
10: 벌크 실리콘 기판 12: 소스 지지부
14: 드레인 지지부 16, 18: 실리콘 핀
20: 식각 스토퍼 박막 22: 식각 스토퍼 패턴
34: 격리 절연막 40, 46: 액티브층
41, 45: 액티브층 측면 42: 소스 컨택부
43: 액티브층 상면 44: 드레인 컨택부
50, 52, 54: 게이트 절연막 60: 삼중 게이트

Claims (17)

  1. 벌크 실리콘 기판과 바디 컨택이 가능하도록 상기 실리콘 기판과 일체로 형성되어 돌출된 실리콘 핀;
    상기 실리콘 기판에서 상기 실리콘 핀의 일정 높이까지 채워진 격리 절연막;
    상기 격리 절연막 상에서 상기 실리콘 핀의 대향 하는 양 측면과 상면에 각각 일정 두께로 형성된 Si1 -xGex(0.2≤x<1) 액티브층;
    상기 액티브층의 삼면을 감싸며 형성된 게이트 절연막; 및
    상기 게이트 절연막을 감싸며 상기 격리 절연막 상에 형성된 삼중 게이트를 포함하여 구성되고,
    상기 액티브층은 상기 실리콘 핀과의 가전자대 오프셋 전위로 상기 삼중 게이트가 감싸는 부위에서 상기 게이트 절연막과 사이에 정공(hole) 우물을 형성하여 상기 정공 우물에 모인 정공으로 동작 되도록 한 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터.
  2. 제 1 항에 있어서,
    상기 액티브층의 게르마늄(Ge)의 조성비 x는 0.5≤x≤0.9이고,
    상기 게이트 절연막은 실리콘 산화막인 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터.
  3. 제 2 항에 있어서,
    상기 게이트 절연막은 상기 실리콘 산화막 상에 상기 실리콘 산화막보다 유전율이 높은 고유전율막이 더 형성된 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터.
  4. 제 1 항에 있어서
    상기 게이트 절연막은 실리콘 산화막보다 유전율이 높은 고유전율막인 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 실리콘 핀은 상기 격리 절연막으로부터 돌출된 측면 높이가 상면의 폭보다 크고, 양단에 상기 격리 절연막으로 둘러싸이며 상기 측면 높이로 돌출되고 상기 상면의 폭보다 넓은 폭을 가진 소스/드레인 지지부가 일체로 더 형성되고,
    상기 액티브층은 상기 격리 절연막 위로 돌출된 상기 소스/드레인 지지부에도 상기 실리콘 핀에서와 같은 두께로 형성된 소스/드레인 컨택부를 더 포함하고,
    상기 삼중 게이트는 상기 실리콘 핀을 감싸는 부분의 폭이 높이보다 작고, 일측으로 상기 감싸는 부분의 폭보다 넓은 폭을 가진 게이트 컨택부가 일체로 더 형성된 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터.
  6. 제 5 항에 있어서,
    상기 소스 지지부와 상기 드레인 지지부 사이에는 상기 실리콘 핀과 동일한 구조를 갖는 복수 개의 실리콘 핀이 일정 간격 병렬로 이격되어 형성되고,
    상기 액티브층은 상기 격리 절연막 위로 돌출된 상기 복수 개의 실리콘 핀에 동일한 두께로 형성되고,
    상기 게이트 절연막은 상기 복수 개의 실리콘 핀에 형성된 각 액티브층의 삼면을 감싸며 형성되고,
    상기 삼중 게이트는 상기 게이트 절연막을 사이에 두고 상기 복수 개의 실리콘 핀에 형성된 각 액티브층의 삼면을 감싸며 형성된 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터.
  7. 제 5 항에 있어서,
    상기 액티브층의 두께는 1~5 nm인 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터.
  8. 제 5 항에 있어서,
    상기 액티브층 중 상기 삼중 게이트로 둘러싸인 채널영역은 불순물이 도핑되지 않거나 n형 불순물이 1018/cm3 이하로, 나머지는 p형 불순물이 1016~1020/cm3 농도로 도핑되고,
    상기 실리콘 핀 및 상기 소스/드레인 지지부는 불순물이 도핑되지 않거나 n형 불순물로 도핑 되어, 상기 채널영역과 바디 컨택이 가능하게 된 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터.
  9. 제 4 항의 ｐ-채널 삼중 게이트 트랜지스터를 제조하는 방법에 있어서,
    벌크 실리콘 기판에 평탄화 공정시 사용될 식각 스토퍼(stopper) 박막을 증착하는 제 1 단계;
    상기 식각 스토퍼 박박 상에 식각 마스크를 형성하고, 상기 식각 마스크로 상기 식각 스토퍼 박막 및 상기 실리콘 기판을 식각하여 식각 스토퍼 패턴, 소스/드레인 지지부 및 실리콘 핀을 형성하는 제 2 단계;
    상기 실리콘 기판 상에 격리 절연막 물질을 증착하고 상기 식각 스토퍼 패턴이 드러날 때까지 CMP 공정으로 평탄화시키는 제 3 단계;
    상기 격리 절연막 물질을 일정 깊이 더 식각하고, 상기 식각 스토퍼 패턴을 제거하여, 상기 소스/드레인 지지부 및 상기 실리콘 핀을 격리 절연막으로부터 일정 높이 돌출시키는 제 4 단계;
    노출된 상기 소스/드레인 지지부 및 상기 실리콘 핀 상에 일정 두께로 실리콘 게르마늄 액티브층을 형성하는 제 5 단계;
    상기 액티브층 상에 게이트 절연막을 형성하는 제 6 단계; 및
    상기 게이트 절연막 상에 게이트 물질을 증착하고 패터닝 및 식각하여 상기 실리콘 핀의 삼면을 감싸며 삼중 게이트를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 2 단계의 상기 식각 마스크는 상기 실리콘 핀의 폭은 상기 소스/드레인 지지부의 폭보다 작은 미세 선폭을 갖도록 측벽 스페이서 패터닝 공정 또는 EUVL(extreme ultraviolet lithography)에 의하여 형성되고,
    상기 제 5 단계의 상기 액티브층은 게르마늄 함량을 갖는 실리콘 게르마늄 층을 노출된 상기 소스/드레인 지지부 및 상기 실리콘 핀의 표면 상에 직접 성장시키는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 제 6 단계의 상기 게이트 절연막은 열 산화공정에 의한 상기 액티브층의 게르마늄 응축공정 과정에서 상기 액티브층의 표면으로부터 실리콘 산화막이 형성되도록 하고, 상기 액티브층은 상기 소스/드레인 지지부 및 상기 실리콘 핀을 향해 게르마늄 함량을 높인 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 게이트 절연막은 상기 열 산화공정으로 상기 실리콘 산화막을 형성한 후 상기 실리콘 산화막 상에 상기 실리콘 산화막보다 유전율이 높은 고유전율막을 더 형성하는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법.
  13. 제 12 항에 있어서,
    상기 액티브층의 두께는 1~5 nm로 한 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법.
  14. 제 10 항에 있어서,
    상기 제 6 단계의 상기 게이트 절연막은 플라스마 기반 또는 소정의 가스를 동반한 열처리를 통해 상기 액티브층을 표면 처리한 후 실리콘 산화막보다 유전율이 높은 고유전율막으로 형성하는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법.
  15. 제 10 항에 있어서,
    상기 제 6 단계의 상기 게이트 절연막은 실리콘 산화막보다 유전율이 높은 고유전율막으로 형성한 후 플라스마 기반 또는 소정의 가스를 동반한 열처리로 상기 액티브층과 상기 게이트 절연막 간의 계면특성을 개선하는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법.
  16. 제 9 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 실리콘 기판은 불순물이 도핑되지 않은 진성 기판이거나 n형 불순물이 도핑된 n형 기판이고,
    상기 제 7 단계 이후에 상기 삼중 게이트를 식각 마스크로 하여 게이트 절연막을 제거하고 p형 불순물로 이온주입 공정을 더 진행하는 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 2 단계는 상기 식각 마스크를 미세패턴으로 일정 간격 병렬로 복수 개 형성하고 상기 실리콘 기판을 식각하여 상기 소스 지지부와 상기 드레인 지지부 사이에 복수 개의 실리콘 핀이 나란히 형성되도록 한 것을 특징으로 하는 ｐ-채널 삼중 게이트 트랜지스터의 제조방법.
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