CN108321202A - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 107
- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000010410 layer Substances 0.000 claims abstract description 194
- 238000000926 separation method Methods 0.000 claims abstract description 103
- 239000011241 protective layer Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 238000005280 amorphization Methods 0.000 claims abstract description 15
- 238000009413 insulation Methods 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims description 69
- 238000004140 cleaning Methods 0.000 claims description 17
- 239000000243 solution Substances 0.000 claims description 17
- 239000007943 implant Substances 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 12
- -1 Silicon ion Chemical class 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 9
- 238000002347 injection Methods 0.000 claims description 7
- 239000007924 injection Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 240000007594 Oryza sativa Species 0.000 claims description 2
- 235000007164 Oryza sativa Nutrition 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 235000009566 rice Nutrition 0.000 claims description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims 1
- 239000002253 acid Substances 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 claims 1
- 239000011737 fluorine Substances 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 239000001257 hydrogen Substances 0.000 claims 1
- 239000000463 material Substances 0.000 description 25
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229940090044 injection Drugs 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000002633 protecting effect Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000006210 lotion Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
一种半导体结构及其形成方法，其中方法包括：提供半导体衬底，所述半导体衬底上具有鳍部，所述半导体衬底表面具有隔离层，所述隔离层顶部表面低于所述鳍部的顶部表面，且覆盖所述鳍部的部分侧壁；在所述鳍部内形成源漏开口；对所述隔离层进行非晶化处理，在所述隔离层表面形成保护层；形成所述保护层之后，在所述源漏开口内形成源漏掺杂层；对所述源漏掺杂层底部的鳍部进行第一离子注入。所述方法隔离层的隔离性能较好，所形成的半导体结构性能良好。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
背景技术
MOSFET(金属氧化半导体场效应晶体管)是大部分半导体器件的主要构件，当沟道长度小于100nm时，传统的MOSFET中，由于围绕有源区的半导体衬底的半导体材料使源极和漏极区间互动，漏极与源极的距离也随之缩短，产生短沟道效应，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，如此使亚阀值漏电(Subthrehhold leakage)现象更容易发生。
鳍式场效晶体管(Fin Field effect transistor，FinFET)是一种新的金属氧化半导体场效应晶体管，其结构通常在绝缘体上硅(SOI)基片上形成，包括狭窄而孤立的硅条(即垂直型的沟道结构，也称鳍片)，鳍片两侧带有栅极结构。FinFET结构使得器件更小，性能更高。
然而，鳍式场效晶体管在形成源漏掺杂区的过程中，对隔离层的损伤较大，进而导致半导体结构的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部，所述半导体衬底表面具有隔离层，所述隔离层顶部表面低于所述鳍部的顶部表面，且覆盖所述鳍部的部分侧壁；在所述鳍部内形成源漏开口；对所述隔离层进行非晶化处理，在所述隔离层表面形成保护层；形成所述保护层之后，在所述源漏开口内形成源漏掺杂层；对所述源漏掺杂层底部的鳍部进行第一离子注入。
可选的，形成所述源漏开口之后，形成所述保护层。
可选的，对所述隔离层进行非晶化处理的过程中，所述源漏开口底部的鳍部也被非晶化处理形成非晶区。
可选的，形成保护层之后，还包括：去除所述源漏开口底部的非晶区。
可选的，形成所述保护层之后，形成所述源漏开口。
可选的，对所述隔离层进行非晶化处理的过程中，所述鳍部的顶部表面也被非晶化处理形成非晶区。
可选的，形成所述源漏开口的步骤包括：去除所述非晶区。
可选的，形成所述源漏开口的步骤还包括：去除所述非晶区形成初始开口；刻蚀所述初始开口底部的鳍部，形成所述源漏开口。
可选的，对所述隔离层进行非晶化处理的工艺包括非晶化注入工艺，所述非晶化注入工艺参数包括：注入离子为：硅离子，注入能量为：0.5千电子伏～20千电子伏，注入离子浓度为：1.0e14原子数/平方厘米～1.0e17原子数/平方厘米，注入角度为：0度～15度。
可选的，所述保护层的厚度为：2纳米～30纳米。
可选的，形成保护层之后，形成源漏掺杂层之前，利用清洗液对所述源漏开口的侧壁和底部以及隔离层进行清洗。
可选的，所述清洗液包括：氢氟酸。
可选的，形成所述源漏掺杂层的工艺包括：选择性外延沉积工艺。
可选的，所述第一离子注入工艺所注入的离子包括：P型离子或N型离子；所述P型离子包括：硼离子；所述N型离子包括：磷离子。
可选的，所述第一离子注入工艺所注入的离子为磷离子时，所述第一离子注入工艺参数包括：第一注入能量为：3千电子伏～15千电子伏，第一注入离子浓度为：1.0e14原子数/平方厘米～1.0e15原子数/平方厘米，第一注入角度为：0度～15度。
可选的，还包括：对所述源漏掺杂层的顶部表面进行第二离子注入。
可选的，所述第二离子注入的工艺参数包括：所述第二离子注入工艺所注入的离子为砷离子时，第二注入能量为：2千电子伏～5千电子伏，第二注入离子浓度为：1.0e15原子数/平方厘米～5.0e15原子数/平方厘米，第二注入角度为：0度～15度。
可选的，所述半导体衬底包括NMOS区和PMOS区；对所述NMOS区所述源漏掺杂层底部的鳍部进行第一离子注入以及对所述源漏掺杂层的顶部表面进行第二离子注入前，在PMOS区半导体衬底、鳍部以及隔离层上形成掩膜层。
可选的，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和顶部表面。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构，包括:半导体衬底，所述半导体衬底上具有鳍部，所述半导体衬底表面具有隔离层，所述隔离层顶部表面低于所述鳍部的顶部表面，且覆盖所述鳍部的部分侧壁；位于所述隔离层表面的保护层；位于所述鳍部上的源漏掺杂层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，对所述隔离层进行非晶化处理，在所述隔离层上形成保护层。后续对所述源漏掺杂层进行离子注入时，所述保护层能够保护所述隔离层免被打穿，从而提高隔离层隔离半导体不同器件的性能，进而提高半导体结构的性能。
进一步，形成保护层之后，形成源漏掺杂层之前，利用清洗液对所述源漏开口侧壁和底部以及保护层进行清洗，所述清洗液包括氢氟酸。在清洗的过程中，所述保护层能够保护位于保护层下的隔离层不被腐蚀，从而有效地防止在清洗的过程中隔离层变薄。所述隔离层的隔离性能较好，从而提高半导体结构的性能。
本发明技术方案提供的半导体结构中，位于所述隔离层上的保护层能够保护所述隔离层，所述隔离层隔离半导体不同器件的性能较好，从而提高半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图15是本发明一实施例半导体结构的形成方法各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：隔离层隔离性能较差。
现结合一种半导体结构的形成方法，分析所述隔离层性能较差的原因：
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1和图2，图2为图1沿aa’的剖面结构示意图，提供半导体衬底100，所述半导体衬底100上具有鳍部101，所述半导体衬底100表面具有隔离层102，所述隔离层102顶部表面低于所述鳍部101的顶部表面，且覆盖所述鳍部101的部分侧壁；在所述鳍部101内形成源漏开口103；形成所述源漏开口103之后，对所述源漏开口103的侧壁和底部以及隔离层102的顶部表面进行清洗。
请参考图3，对所述源漏开口103的侧壁和底部以及隔离层102的顶部表面进行清洗之后，在所述源漏开口103(见图1)内形成源漏掺杂层104；形成所述源漏掺杂层104后，对所述源漏掺杂层104底部的鳍部101进行第一离子注入；所述第一离子注入之后，对所述源漏掺杂层104的表面进行第二离子注入。
对所述源漏开口103的侧壁和底部以及隔离层102的顶部表面进行清洗时，所采用的清洗液包括：氢氟酸，所述隔离层102的材料包括：氧化硅。
然而，采用上述方法制备的半导体性能较差，原因在于：
上述方法中，形成源漏开口103之后，在所述源漏开口103内形成源漏掺杂层104之前，利用清洗液对所述源漏开口103的侧壁和底部以及所述隔离层102的顶部表面进行清洗。由于所述清洗液为氢氟酸，所述隔离层102的材料为氧化硅，因此，利用清洗液对所述源漏开口103的侧壁和底部以及所述隔离层102进行清洗的过程中，所述隔离层102被腐蚀的较为严重，造成隔离层102厚度变薄。
后续对所述源漏掺杂层104底部的鳍部101进行第一离子注入过程中，所述隔离层102受到第一次损伤。对所述源漏掺杂层104底部的鳍部101进行第一离子注入之后，对所述源漏掺杂层104的表面进行第二离子注入。在对所述源漏掺杂层104表面进行第二离子注入的过程中，所述隔离层102受到第二次损伤，且第一次损伤较第二次损伤严重，这主要是因为：所述第一离子注入的能量较第二离子注入能量高。所述隔离层102经受两次损伤，使得所述隔离层102可能会被打穿。所述隔离层102的隔离性能较差，进而影响半导体结构的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部，所述半导体衬底表面具有隔离层，所述隔离层顶部表面低于所述鳍部的顶部表面，且覆盖所述鳍部的部分侧壁；在所述鳍部内形成源漏开口；对所述隔离层进行非晶化处理，形成所述保护层之后；在所述隔离层表面形成保护层之后，在所述源漏开口内形成源漏掺杂层；对所述源漏掺杂层底部的鳍部进行第一离子注入。
所述方法中，在所述隔离层进行非晶化处理，在所述隔离层上形成保护层，所述保护层能够保护后续对所述源漏掺杂层进行离子注入时免被打穿，从而提高隔离层隔离半导体不同器件的性能，进而提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图15是本发明一实施例半导体结构的形成方法各步骤的结构示意图。
请参考图4，提供半导体衬底200，所述半导体衬底200上具有鳍部201，所述半导体衬底200表面具有隔离层202，所述隔离层202顶部表面低于所述鳍部201的顶部表面，且覆盖所述鳍部201的部分侧壁。
本实施例中，所述半导体衬底200包括第一区Ⅰ和第二区Ⅱ，所述第一区Ⅰ用于形成NMOS晶体管，所述第二区Ⅱ用于形成PMOS晶体管。
所述半导体衬底200的材料为单晶硅。所述半导体衬底200还可以是多晶硅或非晶硅。所述半导体衬底200的材料还可以为锗、锗化硅、砷化镓等半导体材料。
在本实施例中，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗、硅锗、Ⅲ-Ⅴ族元素化合物、碳化硅或金刚石。
所述半导体衬底200和所述鳍部201的形成步骤包括：提供初始衬底；在所述初始衬底表面形成图形化掩膜层；以所述图形化掩膜层为掩膜，刻蚀所述初始衬底，形成所述半导体衬底200和位于所述半导体衬底200上的鳍部201。
本实施例中，所述初始衬底为硅衬底。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅衬底或绝缘体上锗等半导体衬底。
所述隔离层202的形成步骤包括：在所述半导体衬底200和鳍部201上形成隔离材料层；采用化学机械磨平工艺对所述隔离材料层进行平坦化；去除部分所述隔离材料层，形成隔离层202，所述隔离层202的顶部表面低于所述鳍部201的顶部表面，且覆盖所述鳍部201的部分侧壁。
所述隔离材料层202的材料包括：氧化硅。在其他实施例中，所述隔离材料层的材料还可以为氮氧化硅、氮化硅。
请参考图5和图6，图6为图5沿AA’方向的剖面结构示意图，形成横跨所述鳍部201的栅极结构203，所述栅极结构203覆盖所述鳍部201部分侧壁和顶部表面。
所述栅极结构203包括栅介质层(图中未标出)以及位于栅介质层上的栅极层(图中未标出)。
所述栅极结构203的顶部表面具有掩膜层204。
所述掩膜层204的形成步骤包括：在所述栅极结构203上形成初始掩膜材料层(图中未标出)；在所述初始掩膜材料层上形成图形化的光刻胶(图中未标出)；以所述图形化的光刻胶为掩膜，刻蚀所述初始掩膜材料层形成初级掩膜层；去除图形化的光刻胶，形成掩膜层204。
所述掩膜层204的材料包括：氧化硅，所述掩膜层204作为刻蚀形成所述栅极层的掩膜。
请参考图7，在所述栅介质层的侧壁和栅极层的侧壁形成栅极侧墙205；在形成栅极侧墙205之后，对所述栅极层和栅极侧墙205两侧的所述鳍部201进行轻掺杂离子注入。
需要说明的是，图7与图6的剖面方向一致。
所述栅极侧墙205的作用为：用于定义后续形成源漏掺杂区与栅极结构203的相对位置。
所述栅极侧墙205的形成步骤包括：在所述栅介质层的侧壁、所述栅极层的顶部和侧壁以及所述栅极层两侧的鳍部201上形成栅极侧墙膜；去除所述栅极层的顶部以及所述栅极层两侧的鳍部201上的栅极侧墙膜，形成栅极侧墙205。
所述栅极侧墙膜的形成工艺包括：化学气相沉积工艺。
所述栅极侧墙205的材料与所述栅极侧墙膜的材料一致；所述栅极侧墙膜的材料包括：氮化硅。
形成所述栅极侧墙205之后，对所述鳍部201进行轻掺杂离子注入，对所述鳍部201进行轻掺杂离子注入的作用是：降低后续形成的源漏掺杂区与所述半导体衬底200的接触电阻。
请参考图8，在所述第二区Ⅱ半导体衬底200、鳍部201以及隔离层202上形成掩膜层206。
需要说明的是，图8与图5的剖面方向一致。
所述掩膜层206的形成步骤包括：在所述第一区Ⅰ和第二区Ⅱ的半导体衬底200、鳍部201以及隔离层202上形成掩膜；去除第一区Ⅰ半导体衬底200、鳍部201以及隔离层202上的掩膜，形成掩膜层206。
后续对NMOS区进行处理的过程中，所述掩膜层206用于保护PMOS区。
所述掩膜层206的材料包括：氮化硅。
请参考图9和图10，图10为图9沿BB’的剖面结构示意图，去除所述第一区Ⅰ所述栅极结构203两侧的部分鳍部201形成源漏开口207。
需要说明的是，图9与图7的剖面方向一致。
所述源漏开口207的形成工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
所述源漏开口207的深度为：200埃～350埃。
所述源漏开口207用于后续形成源漏掺杂层。
请参考图11，对第一区Ⅰ所述隔离层202进行非晶化处理，在所述隔离层202上形成保护层208。
需要说明的是，图11与图10的剖面方向一致。
在本实施例中，形成所述源漏开口207之后，形成所述保护层208。在其他实施例中，形成所述源漏开口之前，形成所述保护层。
对所述隔离层202进行非晶化处理的工艺包括非晶化注入工艺，所述非晶化注入工艺参数包括：注入离子为：硅离子，注入能量为：0.5千电子伏～20千电子伏，注入离子浓度为：1.0e14原子数/平方厘米～1.0e17原子数/平方厘米，注入角度为：0度～15度。
非晶化注入工艺形成保护层208的原理为：所述注入离子硅进入隔离层202内的顶部区域，提高所述隔离层202顶部区域的硅离子含量，在所述隔离层202的顶部区域形成保护层208。所述保护层208密度大于位于所述保护层208下方隔离层202的密度，所述保护层208能够对位于保护层208下方的隔离层202进行保护。
影响所述保护层208厚度的因素包括：注入离子浓度、注入能量。
所述保护层208厚度为：2纳米～30纳米。选择所述保护层208厚度的意义在于：若所述保护层208的厚度小于2纳米，后续对源漏开口207以及隔离层202的顶部表面进行清洗时，所述保护层208的厚度减薄。后续对所述源漏掺杂层底部的鳍部201进行第一离子注入的过程中，减薄的所述隔离层202仍可能被打穿；若所述保护层208的厚度大于30纳米，所述保护层208对所述隔离层202的保护效果虽然较好，但是，在对所述第一区Ⅰ所述隔离层202进行非晶化处理的过程中，所述源漏开口207底部的鳍部201也被非晶化处理。经非晶化处理的鳍部201的接触电阻较大，不利于半导体结构的性能。
所述保护层208的作用包括：在形成保护层208之后，后续形成源漏掺杂层之前，利用清洗液对所述源漏开口207以及保护层208进行清洗时，所述保护层208能够保护所述清洗液对所述隔离层202不进行腐蚀；后续对源漏掺杂层进行离子注入时，所述保护层208能够保护所述隔离层202免被打穿，提高隔离层202的隔离性能，从而提高半导体结构的性能。
对所述隔离层202进行非晶化处理的过程中，所述源漏开口207底部的部分鳍部201也被非晶化处理形成非晶区。
请参考图12和图13，图13为图12沿所述CC’方向的剖面结构示意图，去除源漏开口207底部鳍部201的非晶区。
需要说明的是，图12与图7的剖面方向一致。
在本实施例中，形成所述源漏开口207之后，形成所述保护层208。对所述隔离层202进行非晶化处理的过程中，位于所述源漏开口207底部鳍部201的顶部表面也被非晶化处理形成非晶区。
去除源漏开口207底部部分鳍部201的非晶区时，所述非晶区与位于所述非晶区下方的鳍部201具有刻蚀选择性。去除所述非晶区之后的源漏开口207内壁表面形貌良好，晶格结构整齐，有利于优化后续外延形成源漏掺杂层的质量，进而提高半导体结构的性能。
在其他实施例中，形成所述源漏开口之前，形成所述保护层。对所述隔离层进行非晶化处理的过程中，所述鳍部的顶部表面也被非晶化处理形成非晶区。所述源漏开口的步骤包括：去除所述非晶区形成初始开口；刻蚀所述初始开口底部的鳍部，形成所述源漏开口。
形成保护层208之后，形成源漏掺杂层之前，利用清洗液对所述源漏开口207的侧壁和底部以及隔离层202进行清洗。
所述清洗液包括：氢氟酸。
所述隔离层202的材料包括：氧化硅。
所述隔离层202上具有保护层208。
利用清洗液对所述源漏开口207的侧壁和底部以及隔离层202进行清洗的过程中，所述保护层208能够保护位于保护层208下方的隔离层202不被清洗液腐蚀，从而有效地防止因清洗液腐蚀造成隔离层202厚度变薄的问题，所述隔离层202的隔离性能较好，从而有利于提高半导体结构的性能。
请参考图14，在所述源漏开口207(如图12所示)内形成源漏掺杂层209。
需要说明的是，图14与图13的剖面方向一致。
所述源漏掺杂层209的形成步骤包括：在所述鳍部201内形成源漏开口207；采用外延生长工艺在所述源漏开口207内形成源漏掺杂层209。
所述源漏掺杂层的材料包括：掺杂磷的硅材料。
所述掺杂磷的硅材料作为源漏掺杂层209，能够降低半导体结构中源漏掺杂层209的接触电阻。
请参考图15，对所述源漏掺杂层209底部的鳍部201进行第一离子注入。
需要说明的是，图15与图14的剖面方向一致。
所述第一离子注入的作用为：降低所述鳍部201的接触电阻。
所述第一离子注入工艺所注入的离子包括：N型离子；所述N型离子包括：磷离子。
所述第一离子注入工艺所注入的离子为磷离子时，所述第一离子注入工艺参数包括：第一注入能量为：3千电子伏～15千电子伏，第一注入离子浓度为：1.0e14原子数/平方厘米～1.0e15原子数/平方厘米，第一注入角度为：0度～15度。
所述第一离子注入过程，对所述源漏掺杂层209和所述隔离层202均进行第一离子注入。所述隔离层上具有保护层208，所述保护层208能够保护所述隔离层202免受损伤，所述隔离层202的隔离性能较好，有利于提高半导体结构的性能。
在本实施例中，对所述源漏掺杂层209底部的鳍部201进行第一离子注入之后，对所述源漏掺杂层209的顶部表面进行第二离子注入。所述第二离子注入的工艺参数包括：所述第二离子注入工艺所注入的离子为砷离子时，第二注入能量为：2千电子伏～5千电子伏，第二注入离子浓度为：1.0e15原子数/平方厘米～5.0e15原子数/平方厘米，第二注入角度为：0度～15度。
对所述源漏掺杂层209顶部进行第二离子注入，所述第二离子注入用于补充源漏掺杂层209中流失的离子和减小源漏掺杂层209表面的接触电阻。所述第二离子注入的能量较对所述源漏掺杂层209底部的鳍部201进行第一离子注入的能量小很多。在对所述源漏掺杂层209进行第二离子注入的过程中，所述保护层208能够保护所述隔离层202免受损伤，从而提高隔离层202的隔离性能，有利于提高半导体结构的性能。
综上，在本实施例中，在所述隔离层进行非晶化处理，在所述隔离层上形成保护层，所述保护层能够保护后续对所述源漏掺杂层进行离子注入时免被打穿，从而提高隔离层隔离半导体不同器件的性能，进而提高半导体结构的性能。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请参考图11，包括：
半导体衬底200，所述半导体衬底200上具有鳍部201，所述半导体衬底200表面具有隔离层202，所述隔离层202顶部表面低于所述鳍部201的顶部表面，且覆盖所述鳍部201的部分侧壁；
位于所述隔离层202表面的保护层208；
位于所述鳍部201上的源漏掺杂区。
综上，在本实施例中，位于所述隔离层上的保护层能够保护所述隔离层，所述隔离层隔离半导体不同器件的性能较好，从而提高半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有鳍部，所述半导体衬底表面具有隔离层，所述隔离层顶部表面低于所述鳍部的顶部表面，且覆盖所述鳍部的部分侧壁；
在所述鳍部内形成源漏开口；
对所述隔离层进行非晶化处理，在所述隔离层表面形成保护层；
形成所述保护层之后，在所述源漏开口内形成源漏掺杂层；
对所述源漏掺杂层底部的鳍部进行第一离子注入。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏开口之后，形成所述保护层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，对所述隔离层进行非晶化处理的过程中，所述源漏开口底部的鳍部也被非晶化处理形成非晶区。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成保护层之后，还包括：去除所述源漏开口底部的非晶区。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层之后，形成所述源漏开口。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，对所述隔离层进行非晶化处理的过程中，所述鳍部的顶部表面也被非晶化处理形成非晶区。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述源漏开口的步骤包括：去除所述非晶区。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述源漏开口的步骤还包括：去除所述非晶区形成初始开口；刻蚀所述初始开口底部的鳍部，形成所述源漏开口。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述隔离层进行非晶化处理的工艺包括非晶化注入工艺，所述非晶化注入工艺参数包括：注入离子为：硅离子，注入能量为：0.5千电子伏～20千电子伏，注入离子浓度为：1.0e14原子数/平方厘米～1.0e17原子数/平方厘米，注入角度为：0度～15度。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为2纳米～30纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成保护层之后，形成源漏掺杂层之前，利用清洗液对所述源漏开口的侧壁和底部以及隔离层进行清洗。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述清洗液包括：氢氟酸。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层的工艺包括：选择性外延沉积工艺。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子注入工艺所注入的离子包括：P型离子或N型离子；所述P型离子包括：硼离子；所述N型离子包括：磷离子。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一离子注入工艺所注入的离子为磷离子时，所述第一离子注入工艺参数包括：第一注入能量为：3千电子伏～15千电子伏，第一注入离子浓度为：1.0e14原子数/平方厘米～1.0e15原子数/平方厘米，第一注入角度为：0度～15度。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：对所述源漏掺杂层的顶部表面进行第二离子注入。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第二离子注入的工艺参数包括：所述第二离子注入工艺所注入的离子为砷离子时，第二注入能量为：2千电子伏～5千电子伏，第二注入离子浓度为：1.0e15原子数/平方厘米～5.0e15原子数/平方厘米，第二注入角度为：0度～15度。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，所述半导体衬底包括NMOS区和PMOS区；对所述NMOS区所述源漏掺杂层底部的鳍部进行第一离子注入以及对所述源漏掺杂层的顶部表面进行第二离子注入前，在PMOS区半导体衬底、鳍部以及隔离层上形成掩膜层。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和顶部表面。
20.一种采用如权利要求1至19任一项方法所形成的半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底上具有鳍部，所述半导体衬底表面具有隔离层，所述隔离层顶部表面低于所述鳍部的顶部表面，且覆盖所述鳍部的部分侧壁；
位于所述隔离层表面的保护层；
位于所述鳍部上的源漏掺杂区。
Priority Applications (1)
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