CN108630653A - 电子封装件及其制法 - Google Patents

电子封装件及其制法 Download PDF

Info

Publication number
CN108630653A
CN108630653A CN201710201358.4A CN201710201358A CN108630653A CN 108630653 A CN108630653 A CN 108630653A CN 201710201358 A CN201710201358 A CN 201710201358A CN 108630653 A CN108630653 A CN 108630653A
Authority
CN
China
Prior art keywords
load
bearing part
packing piece
width
electronic packing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710201358.4A
Other languages
English (en)
Other versions
CN108630653B (zh
Inventor
陈建廷
陈绎翔
吴春风
刘明周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN108630653A publication Critical patent/CN108630653A/zh
Application granted granted Critical
Publication of CN108630653B publication Critical patent/CN108630653B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

一种电子封装件及其制法，通过于用以接置芯片的导线架上电镀形成多个凸部，以利于该导线架结合用于包覆该芯片的封装层，避免该封装层与该承载件之间发生脱层。

Description

电子封装件及其制法
技术领域
本发明有关一种半导体封装制程，尤指一种导线架式的电子封装件及其制法。
背景技术
目前应用于芯片封装领域的技术繁多，例如传统以导线架(Lead Frame)作为芯片承载件的封装制程，通过将半导体芯片透过如凸块的导电元件电性连接至导线架的导脚后，再经由一封装树脂包覆该半导体芯片及导脚以形成一半导体封装件。
如图1所示，现有四方平面无引脚(Quad Flat No leads，简称QFN)型式的半导体封装件1，通过将半导体芯片11通过多个焊锡凸块110以覆晶方式接置于一导线架10上，再以封装胶体12包覆该半导体芯片11、导线架10及焊锡凸块110，之后进行切割，以令该导线架10的各导脚100的侧面(Side Surface)及底面(Bottom Surface)外露出该封装胶体12，并使各该导脚100的底面与该封装胶体12的底面齐平，故该些导脚100不会外伸突出该封装胶体12，因而该半导体封装件1得以减少其设于一印刷电路板(未图示)时所占用的面积。
然而，现有半导体封装件1于进行切割时，该些导脚100于切割过程中会承受较大的切削应力，造成该封装胶体12与该些导脚100产生脱层现象，严重影响制程信赖性。
此外，现有半导体封装件1配合微小化的需求而缩小该导线架10的尺寸，致使该封装胶体12与该些导脚100的结合性不足，故于后续热循环(Thermal Cycling)制程中，该封装胶体12与该些导脚100因两者的材质的热膨胀系数差异(CTE Mismatch)而容易使该封装胶体12与该些导脚100间的接合面发生脱层现象，导致该半导体封装件1会有水气入侵及气爆效应(Popcorn Effect)等问题，进而影响该半导体封装件1的可靠度。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明提供一种电子封装件及其制法，避免该封装层与该承载件之间发生脱层。
本发明的电子封装件，包括：承载件；多个凸部，其电镀形成于该承载件的表面上；电子元件，其结合于该承载件上；以及封装层，其形成于该承载件与该凸部上以包覆该电子元件，并透过该多个凸部结合该封装层与该承载件。
本发明还提供一种电子封装件的制法，包括：于一承载件的表面上电镀形成多个凸部；结合电子元件于该承载件上；以及形成封装层于该承载件与该凸部上，以包覆该电子元件，并透过该多个凸部结合该封装层与该承载件。
前述的制法中，于电镀形成该凸部后，对该承载件与该凸部进行放电解离。
前述的电子封装件及其制法中，该承载件为导线架。例如，该导线架包含第一导脚与第二导脚，且该第一导脚的宽度大于该第二导脚的宽度，故该凸部形成于该第一导脚上。
前述的电子封装件及其制法中，该凸部包含有柱体及形成于该柱体的端部上的球体，且该球体的宽度大于该端部的宽度。例如，该球体的宽度大于或等于该柱体的最大宽度；或者，该柱体与该承载件为一体成形。
前述的电子封装件及其制法中，于电镀形成该凸部前，粗糙化该承载件的表面。
由上可知，本发明的电子封装件及其制法中，主要通过该些凸部电镀形成于该承载件的表面上，以于进行切割作业时，该些凸部能将封装层锁固于承载件上，故相比于现有技术，本发明能避免该封装层与该承载件发生脱层的问题，因而能提升制程信赖性。
此外，若该电子封装件配合微小化的需求而缩小该承载件的尺寸，通过该些凸部的设计，能提高该封装层与该承载件的结合性，故相比于现有技术，本发明的制法于后续热循环制程中，能避免该封装层与该承载件发生脱层的问题及于切割过程中导线架宽度较大的导脚承受较大的切削应力时，也可避免封装层与承载件发生脱层问题，因而使该电子封装件不会有水气入侵及气爆效应等问题，进而有效提升该电子封装件的可靠度。
附图说明
图1为现有半导体封装件的剖面示意图；
图2A至图2C为本发明的电子封装件的制法的剖面示意图；
图2A’为对应图2A的上视示意图；
图2C’为对应图2C的另一实施例的局部剖面示意图；
图3A至图3C为本发明的电子封装件的承载件的凸部制法的剖面示意图；
图3B’为对应图3B的另一实施例的局部剖面示意图；以及
图3C’为对应图3C的另一实施例的局部剖面示意图。
符号说明：
1 半导体封装件 10 导线架
100 导脚 11 半导体芯片
110 焊锡凸块 12 封装胶体
2 电子封装件 20 承载件
20a 第一侧 20b 第二侧
200 外接部 201 第一导脚
202 第二导脚 21 电子元件
210 导电凸块 22 封装层
22a 第一表面 22b 第二表面
22c 侧面 23,24,34 凸部
24a,30a 端部 240,30 柱体
241,341 支撑层 242,342 球体
33 金属层 A 接置区
B 连结区 r,d,s,s1,s2,t,t1 宽度
w,w1 最大宽度。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“第一”、“第二”、“上”、“底”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2C为本发明的电子封装件2的制法的剖面示意图。
如图2A所示，提供一具有相对的第一侧20a与第二侧20b的承载件20，且于该承载件20的第一侧20a的表面上形成有多个凸部23。
于本实施例中，该承载件20为导线架。具体地，如图2A’所示，该导线架包含多个第一导脚201与多个第二导脚202，且该第一导脚201的宽度r大于该第二导脚202的宽度d，使该第一导脚201用以提供高导电及散热的作用。于其它实施例中，该第一导脚201与第二导脚202的长度或宽度也可相同或不同，抑或该承载件20也可为其它承载芯片的承载件，并不限于上述。
此外，该些第一导脚201与该些第二导脚202于该第一侧20a定义有相邻接的接置区A(如图2A’所示的圆圈处)与连结区B，且于该第二侧20b定义有外接部200。
又，该些凸部23如铜材或其它合适的金属材，其透过如电镀方式形成于该些连结区B的部分表面上。具体地，由于该第一导脚201对应于该第一侧20a的面积大于该第二导脚202对应于该第一侧20a的面积，因而于热循环制程中会产生较大的热应力，该第一导脚201较容易与后续制程的封装层22发生脱层，故该些凸部23形成于该些第一导脚201的连结区B的部分表面上；另该些凸部23也可形成于该些第二导脚202的连结区B的部分表面上。
另外，于电镀形成该些凸部23后，对该承载件20与该些凸部23进行放电解离(electrolysis)，以使该导线架表面粗糙化。
如图2B所示，结合至少一电子元件21于该承载件20上。
于本实施例中，该电子元件21为主动元件、被动元件或其二者组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。例如，该电子元件21通过多个如焊锡材料或其它导电材的导电凸块210以覆晶方式设于该些第一导脚201与该些第二导脚202的接置区A上，以令该电子元件21电性连接该些第一导脚201与该些第二导脚202；或者，该电子元件21也可通过多个焊线(图略)以打线方式电性连接该些第一导脚201与该些第二导脚202。
如图2C所示，形成一封装层22于该承载件20与该凸部23上，以包覆该电子元件21。之后，进行如切割作业的切单制程，以得到电子封装件2。
于本实施例中，该电子封装件2为四方平面无引脚(QFN)型式。具体地，该封装层22具有相对的第一表面22a与第二表面22b，且该些第一导脚201与该些第二导脚202的外接部200外露于该封装层22的第二表面22b(例如，该些外接部200齐平该该封装层22的第二表面22b与侧面22c)，以供后续于该些外接部200的外露表面上形成有如焊球的焊锡材料(图略)，以接置于如电路板或另一线路板的电子装置。然而，该电子封装件2的种类繁多，并不限于上述，也可为其它封装型式，特此述明。
此外，形成该封装层22的材质为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)。
又，如图2C’所示，若经由反复进行电镀及放电解离的制程后，可制得类菇状的凸部24。具体地，该凸部24包含有一如山丘状的柱体240、一形成于该柱体240周面的支撑层241及一形成于该柱体240的端部24a与该支撑层241上的球体242，且该球体242的宽度s大于该端部24a的宽度t，但该球体242的宽度s小于该柱体240的最大宽度w。应可理解地，可依需求经多次进行电镀及放电解离的制程，使该球体242的宽度s大于或等于该柱体240的最大宽度w。
因此，本发明的电子封装件2的制法通过该些凸部23,24电镀形成于该承载件20的表面上，以于进行切割作业时，该些凸部23,24能将封装层22锁固于该承载件(导线架)上，故相比于现有技术，本发明的制法能避免该封装层22与该承载件20发生脱层的问题，因而能提升制程信赖性。
此外，若该电子封装件2配合微小化的需求而缩小该承载件20的尺寸，通过该些凸部23,24的设计，能提高该封装层22与该承载件20的结合性，故相比于现有技术，本发明的制法于后续热循环制程中，能避免该封装层22与该承载件20发生脱层的问题，因而该电子封装件2不会有水气入侵及气爆效应等问题，进而有效提升该电子封装件2的可靠度。
图3A至图3C为本发明的电子封装件2的承载件的凸部制法的剖面示意图。本实施例与上述实施例的差异仅在于凸部的制作，其它构件大致相同，故以下仅详细说明相异处，而不再赘述相同处，特此述明。
如图3A所示，粗糙化该承载件20的第一侧20a的表面上，使该承载件20的第一侧20a呈现粗糙表面。
于本实施例中，以蚀刻方式或磨削方式使该承载件20的第一侧20a形成具有多个柱体30的粗糙表面，该些柱体30的大小尺寸可相同或不同。
于另一实施例中，该承载件20的表面为粗糙面(如具有柱体30的粗糙表面)。
如图3B所示，电镀铜材或其它金属材以形成一金属层33于该承载件20的第一侧20a的粗糙表面上，且该柱体30与其上的金属层33构成凸部34。
于本实施例中，该凸部34呈现类菇状。如图3B及图3B’所示，该凸部34包含有柱体30、形成于该柱体30周面上的支撑层341及一形成于该柱体30的端部30a(如虚线处以上的部分)与该支撑层341上的球体342，且该球体342的宽度s1大于该端部30a的宽度t1，但该球体342的宽度s1小于该柱体30的最大宽度w1。
如图3C所示，通过放电解离方式以移除该柱体30以外的金属层33，并可依此反复进行多次的电镀及放电解离步骤。之后，进行如图2B至图2C所示的制程。
于其它实施例中，如图3C’所示，经由多次电镀及放电解离的制程以达到所需的表面粗糙度。同时，可使该球体342的宽度s2(最大直径)大于或等于该柱体30的最大宽度w1。
因此，本发明的电子封装件2的制法通过该些凸部34电镀形成于该承载件20的表面上，以于进行切割作业时，该些凸部34能锁固位于该承载件20上的封装层22，特别是宽度较大的第一导脚切割时所承受的切割应力较大，由于具有凸部的设置可避免封装体与承载件脱层问题的发生。故相比于现有技术，本发明的制法能避免该封装层22与该承载件20发生脱层的问题，因而能提升制程信赖性。
此外，若该电子封装件2配合微小化的需求而缩小该承载件20的尺寸，通过该些凸部34的设计，能提高该封装层22与该承载件20的结合性，故相比于现有技术，本发明的制法于后续热循环制程中，能避免该封装层22与该承载件20发生脱层的问题，因而该电子封装件2不会有水气入侵及气爆效应等问题，进而有效提升该电子封装件2的可靠度。
本发明还提供一种电子封装件2，其包括：一承载件20、多个凸部23,24,34、一电子元件21以及一封装层22。
所述的承载件20为导线架，其包含多个第一导脚201与多个第二导脚202，且该第一导脚201的宽度r大于该第二导脚202的宽度d。
所述的凸部23,24,34电镀形成于该承载件20的表面上。
所述的电子元件21结合于该承载件20(即该导线架的第一导脚201与第二导脚202)上。
所述的封装层22形成于该承载件20与该凸部23,24,34上以包覆该电子元件21。
于一实施例中，该凸部23,24,34包含有一柱体240,30及形成于该柱体240,30的端部24a,30a上的球体242,342，且该球体242,342的宽度s,s1,s2大于该端部24a,30a的宽度t,t1。例如，该球体342的宽度s2大于或等于该柱体30的最大宽度w1。或者，该柱体30与该承载件20为一体成形。
综上所述，本发明的电子封装件及其制法通过反复进行电镀及放电解离的制程以于承载件上形成粗糙表面，以强化该承载件与该封装层的间的结合性，因而能避免该封装层与该承载件发生脱层的问题，再者，相比于传统利用蚀刻方式形成的粗糙表面而无法控制粗糙度情况下，本发明透过电镀方式在原本导线架表面形成类菇状的金属凸部，且于制程中利用电流通电在导线架表面镀上金属层，再利用放电原理解离部分的金属层，持续重复的制程后会在金属凸部尖端处形成较明显的凸出形状(尖端效应)，而可控制制程的粗糙度。故本发明能有效提升制程信赖性。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何所属领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (17)

1.一种电子封装件，其特征为，该电子封装件包括：
承载件；
多个凸部，其形成于该承载件的表面上；
电子元件，其结合于该承载件上；以及
封装层，其形成于该承载件与该多个凸部上以包覆该电子元件，并透过该多个凸部以结合该封装层与该承载件。
2.根据权利要求1所述的电子封装件，其特征为，该承载件为导线架。
3.根据权利要求2所述的电子封装件，其特征为，该导线架包含第一导脚与第二导脚，且该第一导脚的宽度大于该第二导脚的宽度。
4.根据权利要求3所述的电子封装件，其特征为，该凸部形成于该第一导脚上。
5.根据权利要求1所述的电子封装件，其特征为，该凸部包含有柱体及形成于该柱体的端部上的球体，且该球体的宽度大于该端部的宽度。
6.根据权利要求5所述的电子封装件，其特征为，该球体的宽度大于或等于该柱体的最大宽度。
7.根据权利要求5所述的电子封装件，其特征为，该柱体与该承载件为一体成形。
8.根据权利要求1所述的电子封装件，其特征为，该承载件的表面为粗糙面。
9.一种电子封装件的制法，其特征为，该制法包括：
于一承载件的表面上形成多个凸部；
结合电子元件于该承载件上；以及
形成封装层于该承载件与该凸部上，以包覆该电子元件，并透过该多个凸部结合该封装层与该承载件。
10.根据权利要求9所述的电子封装件的制法，其特征为，该承载件为导线架。
11.根据权利要求10所述的电子封装件的制法，其特征为，该导线架包含第一导脚与第二导脚，且该第一导脚的宽度大于该第二导脚的宽度。
12.根据权利要求11所述的电子封装件的制法，其特征为，该凸部形成于该第一导脚上。
13.根据权利要求9所述的电子封装件的制法，其特征为，该凸部包含有柱体及形成于该柱体的端部上的球体，且该球体的宽度大于该端部的宽度。
14.根据权利要求13所述的电子封装件的制法，其特征为，该球体的宽度大于或等于该柱体的最大宽度。
15.根据权利要求13所述的电子封装件的制法，其特征为，该柱体与该承载件为一体成形。
16.根据权利要求9所述的电子封装件的制法，其特征为，该制法还包括于形成该凸部后，对该承载件与该凸部进行放电解离。
17.根据权利要求9所述的电子封装件的制法，其特征为，该制法还包括于形成该凸部前，粗糙化该承载件的表面。
CN201710201358.4A 2017-03-20 2017-03-30 电子封装件及其制法 Active CN108630653B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW106109162 2017-03-20
TW106109162A TWI613768B (zh) 2017-03-20 2017-03-20 電子封裝件及其製法

Publications (2)

Publication Number Publication Date
CN108630653A true CN108630653A (zh) 2018-10-09
CN108630653B CN108630653B (zh) 2020-05-22

Family

ID=62014497

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710201358.4A Active CN108630653B (zh) 2017-03-20 2017-03-30 电子封装件及其制法

Country Status (2)

Country Link
CN (1) CN108630653B (zh)
TW (1) TWI613768B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793809B (zh) * 2021-09-07 2023-05-30 西安微电子技术研究所 一种提高引线框架与塑封料结合力的方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567722A (ja) * 1991-09-09 1993-03-19 Toshiba Corp 樹脂封止型半導体装置
JP2001144241A (ja) * 1999-11-18 2001-05-25 Mitsui High Tec Inc 樹脂封止型半導体装置
CN101164165A (zh) * 2005-04-26 2008-04-16 大日本印刷株式会社 电路部件、电路部件的制造方法、半导体器件及电路部件表面的叠层结构
US20100181688A1 (en) * 2009-01-21 2010-07-22 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US20120299196A1 (en) * 2011-05-27 2012-11-29 Zigmund Ramirez Camacho Integrated circuit packaging system with interlock and method of manufacture thereof
CN103187324A (zh) * 2011-12-28 2013-07-03 中国科学院上海微系统与信息技术研究所 一种焊点制备方法及其结构
US20140021605A1 (en) * 2012-05-30 2014-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package on Package Devices and Methods of Packaging Semiconductor Dies
CN103887187A (zh) * 2014-02-24 2014-06-25 南通富士通微电子股份有限公司 半导体封装结构的形成方法
CN105023915A (zh) * 2014-04-22 2015-11-04 矽品精密工业股份有限公司 堆栈式封装件及其制法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3841768B2 (ja) * 2003-05-22 2006-11-01 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
TWI287865B (en) * 2005-12-29 2007-10-01 Advanced Semiconductor Eng Semiconductor package and process for making the same
KR101241735B1 (ko) * 2008-09-05 2013-03-08 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
TWI556368B (zh) * 2015-01-16 2016-11-01 南茂科技股份有限公司 晶片封裝結構及其製作方法
TWI550803B (zh) * 2015-02-17 2016-09-21 南茂科技股份有限公司 封裝半導體裝置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567722A (ja) * 1991-09-09 1993-03-19 Toshiba Corp 樹脂封止型半導体装置
JP2001144241A (ja) * 1999-11-18 2001-05-25 Mitsui High Tec Inc 樹脂封止型半導体装置
CN101164165A (zh) * 2005-04-26 2008-04-16 大日本印刷株式会社 电路部件、电路部件的制造方法、半导体器件及电路部件表面的叠层结构
US20100181688A1 (en) * 2009-01-21 2010-07-22 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US20120299196A1 (en) * 2011-05-27 2012-11-29 Zigmund Ramirez Camacho Integrated circuit packaging system with interlock and method of manufacture thereof
CN103187324A (zh) * 2011-12-28 2013-07-03 中国科学院上海微系统与信息技术研究所 一种焊点制备方法及其结构
US20140021605A1 (en) * 2012-05-30 2014-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package on Package Devices and Methods of Packaging Semiconductor Dies
CN103887187A (zh) * 2014-02-24 2014-06-25 南通富士通微电子股份有限公司 半导体封装结构的形成方法
CN105023915A (zh) * 2014-04-22 2015-11-04 矽品精密工业股份有限公司 堆栈式封装件及其制法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793809B (zh) * 2021-09-07 2023-05-30 西安微电子技术研究所 一种提高引线框架与塑封料结合力的方法

Also Published As

Publication number Publication date
TW201836082A (zh) 2018-10-01
CN108630653B (zh) 2020-05-22
TWI613768B (zh) 2018-02-01

Similar Documents

Publication Publication Date Title
JP6057190B2 (ja) 半導体要素又はパッケージの製造方法
US7378733B1 (en) Composite flip-chip package with encased components and method of fabricating same
JP5661225B2 (ja) 半導体デバイスのパッケージング方法
US8971054B2 (en) Component assembly
US8580608B2 (en) Fabrication method of package structure having embedded semiconductor component
JP4183199B2 (ja) 半導体パッケージ及びその製造方法
US9142472B2 (en) Integrated circuit and method of making
TW201735293A (zh) 晶片埋入式印刷電路板及應用印刷電路板之半導體封裝及其製造方法
US20110031606A1 (en) Packaging substrate having embedded semiconductor chip
KR101516072B1 (ko) 반도체 패키지 및 그 제조 방법
CN211150513U (zh) 封装体
CN110459521B (zh) 覆晶封装基板和电子封装件
JP4494249B2 (ja) 半導体装置
WO2018202040A1 (zh) 嵌入式基板及其制造方法
US6423908B1 (en) Substrate for use in forming electronic package
CN104051327B (zh) 用于半导体封装的表面处理方法和装置
US11276660B2 (en) Semiconductor device package having a core substrate and an embedded component in the core substrate
CN108630653A (zh) 电子封装件及其制法
KR20100002870A (ko) 반도체 패키지의 제조 방법
US20110101510A1 (en) Board on chip package substrate and manufacturing method thereof
CN220692001U (zh) 混合式内埋半导体封装结构
JP2015018934A (ja) プリント基板およびその製造方法
US20220328394A1 (en) Three-dimensional pad structure and interconnection structure for electronic devices
US8416576B2 (en) Integrated circuit card
US20160104652A1 (en) Package structure and method of fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant