CN108616276A - 用于高速SerDes的模拟判决反馈均衡电路 - Google Patents

用于高速SerDes的模拟判决反馈均衡电路 Download PDF

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唐龙飞
王晋
邵刚
田泽
吕俊盛
龙强
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Abstract

本发明提供一种用于高速SerDes的模拟判决反馈均衡DFE电路，包括延迟单元、乘法器、系数更新电路，系数更新电路通过符号LMS算法生成系数；其特征在于：所述延迟单元和乘法器是模拟延迟单元和模拟乘法器，通过模拟延迟单元来实现信号的延迟；通过模拟乘法器来实现系数与模拟延迟单元输出信号相乘；模拟乘法器的输出通过电流求和来实现。这种用于高速SerDes的模拟DFE电路通过模拟乘法器以及模拟延迟单元来实现DFE电路的功能，提高了电路能够支持的最高速率速度，同时可以降低面积。

Description

用于高速SerDes的模拟判决反馈均衡电路
技术领域
本发明属于为电子电路设计技术，涉及一种用于高速SerDes的模拟DFE电路及方法。
背景技术
在高速SerDes电路中，随着数据速率的不断提升，信道对数据传输的影响愈发严重，码间干扰现象会导致数据接收端对信号的判决产生问题，因此，需要DFE电路来对信号进行处理。通常的应用中，DFE电路通过数字乘法器以及DFF电路来实现乘法以及延迟运算。随着数据传输速率的不断提升，数字DFF速度有限；数字乘法器电路的面积较大而且速度有限，限制了SerDes电路速率的进一步提高。
发明内容
本发明的目的是提出一种用于高速SerDes的模拟判决反馈均衡电路DFE，以提高速度和降低面积。
为了解决现有的高速SerDes电路乘法器速度不够以及面积较大的问题，本发明提供一种采用用于高速SerDes的模拟DFE电路，该电路通过模拟乘法器来实现DFE电路中的系数和输入信号相乘；电路通过模拟延迟单元来实现信号的延迟；LMS算法的输出数字信号作为开关控制乘法器的电流，通过改变电流来改变DFE电路中的系数；不同DFE Tap的输出通过电流求和来实现。
本发明的具体技术解决方案如下：
一种用于高速SerDes的模拟DFE电路，包括延迟单元、乘法器、系数更新电路，系数更新电路通过符号LMS算法生成系数；其特征在于：所述延迟单元和乘法器是模拟延迟单元和模拟乘法器，通过模拟延迟单元来实现信号的延迟；通过模拟乘法器来实现系数与模拟延迟单元输出信号相乘；模拟乘法器的输出通过电流求和来实现。
模拟乘法器的构成：MOS管MA1/MA3以及MA2/MA4的栅极分别连接输入信号Vin-以及Vin+；MC0+～MCn+的漏端分别与MB0+～MBn+的源端相连，MC0+～MCn+的源端共同连接到MA1/MA2的漏端；MC0-～MCn-的漏端分别与MB0-～MBn-的源端相连，MC0-～MCn-的源端共同连接到MA3/MA4的漏端；MA1/MA3的漏端、MA2/MA4的漏端分别相连作为乘法器的电流输出Iout+/Iout-；电路通过c0+<0>～c0+<n>/c0-<0>～c0-<n>分别控制MC0+～MCn+/MC0-～MCn-的导通，从而来改变通过MA1～MA4的电流，实现系数与输入信号相乘。
模拟延迟单元由跨导gm1、gm2A、gm2B、gm3A、gm3B以及电容C1A、C1B、C2A、C2B、C3A、C3B和共模反馈电路CMFB构成；其中，跨导gm1的正/负输出端分别和电容C1A以及C1B相连，并通过负反馈连接到gm1负/正输入端，等效为电阻；跨导gm2A的正/负输出端和gm3A的负/正输入端相连，gm3A的正/负输出端和gm2A的负/正输入端相连，电容C2A与gm3A的正输入端相连；跨导gm2B的正/负输出端和gm3B的负/正输入端相连，gm3B的正/负输出端和gm2B的负/正输入端相连，电容C2B与gm3B的正输入端相连；gm2A的正/负输出端与gm2B的负/正输出端相连；gm2A、gm2B的正输出端与CMFB电路的输出端相连，gm2A、gm2B、gm3A、gm3B、C2A、C2B以及CMFB电路构成的整体电路等效为电感；电容C3A、C3B分别与跨导gm3B的正/负输出端相连；该电路等效为电阻、电感以及电容并联的模拟滤波器；通过设置跨导以及电容的值可以设置电路产生不同的延迟。
本发明的优点如下：
本发明提供用于高速SerDes的模拟判决反馈均衡DFE电路，通过模拟乘法器以及模拟延迟单元来实现DFE电路的功能，不使用数字乘法器，降低了器件面积；同时，模拟乘法器可以达到比数字乘法器更快的速度，提高了电路能够支持的最高速率。
附图说明
图1是本发明的系统结构图。
图2是本发明的模拟乘法器电路原理图。
图3是本发明的模拟延迟单元电路原理图。
具体实施方式
下面结合附图和具体实施例，对本发明的技术方案进行清楚、完整地表述。显然，所表述的实施例仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提所获得的所有其他实施例，都属于本发明的保护范围。
一种用于高速SerDes的模拟DFE电路，包括延迟单元、乘法器、系数更新电路，系数更新电路通过符号LMS算法生成系数；其特征在于：所述延迟单元和乘法器是模拟延迟单元和模拟乘法器，通过模拟延迟单元来实现信号的延迟；通过模拟乘法器来实现系数与模拟延迟单元输出信号相乘；模拟乘法器的输出通过电流求和来实现。
模拟乘法器的构成：MOS管MA1/MA3以及MA2/MA4的栅极分别连接输入信号Vin-以及Vin+；MC0+～MCn+的漏端分别与MB0+～MBn+的源端相连，MC0+～MCn+的源端共同连接到MA1/MA2的漏端；MC0-～MCn-的漏端分别与MB0-～MBn-的源端相连，MC0-～MCn-的源端共同连接到MA3/MA4的漏端；MA1/MA3的漏端、MA2/MA4的漏端分别相连作为乘法器的电流输出Iout+/Iout-；电路通过c0+<0>～c0+<n>/c0-<0>～c0-<n>分别控制MC0+～MCn+/MC0-～MCn-的导通，从而来改变通过MA1～MA4的电流，实现系数与输入信号相乘。
模拟延迟单元由跨导gm1、gm2A、gm2B、gm3A、gm3B以及电容C1A、C1B、C2A、C2B、C3A、C3B和共模反馈电路CMFB构成；其中，跨导gm1的正/负输出端分别和电容C1A以及C1B相连，并通过负反馈连接到gm1负/正输入端，等效为电阻；跨导gm2A的正/负输出端和gm3A的负/正输入端相连，gm3A的正/负输出端和gm2A的负/正输入端相连，电容C2A与gm3A的正输入端相连；跨导gm2B的正/负输出端和gm3B的负/正输入端相连，gm3B的正/负输出端和gm2B的负/正输入端相连，电容C2B与gm3B的正输入端相连；gm2A的正/负输出端与gm2B的负/正输出端相连；gm2A、gm2B的正输出端与CMFB电路的输出端相连，gm2A、gm2B、gm3A、gm3B、C2A、C2B以及CMFB电路构成的整体电路等效为电感；电容C3A、C3B分别与跨导gm3B的正/负输出端相连；该电路等效为电阻、电感以及电容并联的模拟滤波器；通过设置跨导以及电容的值可以设置电路产生不同的延迟。
工作过程：
1]信号延迟采样阶段
以5阶模拟DFE为例，输入信号经过5级模拟延迟电路后，产生5路输出；每个延迟电路的输出分别作为对应的模拟乘法器电路的Vin信号。
2]信号处理阶段
模拟乘法器电路与各自的系数相乘，所有的模拟乘法器电路的输出电流求和产生输出信号；乘法器的输出连接到比较器与参考值进行比较，其输出直接作为符号LMS算法的误差信号。
3]系数更新阶段
系数更新采用符号LMS算法，根据需求，其输出系数c0～cm采用n位输出，控制模拟乘法器中的相应的电流源开启；符号LMS算法通过将输入信号Vin误差信号进行处理，产生新的输出系数。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (3)

1.一种用于高速SerDes的模拟判决反馈均衡DFE电路，包括延迟单元、乘法器、系数更新电路，系数更新电路通过符号LMS算法生成系数；其特征在于：所述延迟单元和乘法器是模拟延迟单元和模拟乘法器，通过模拟延迟单元来实现信号的延迟；通过模拟乘法器来实现系数与模拟延迟单元输出信号相乘；模拟乘法器的输出通过电流求和来实现。
2.根据权利要求1所述的用于高速SerDes的模拟判决反馈均衡DFE电路，其特征在于，模拟乘法器的构成：MOS管MA1/MA3以及MA2/MA4的栅极分别连接输入信号Vin-以及Vin+；MC0+～MCn+的漏端分别与MB0+～MBn+的源端相连，MC0+～MCn+的源端共同连接到MA1/MA2的漏端；MC0-～MCn-的漏端分别与MB0-～MBn-的源端相连，MC0-～MCn-的源端共同连接到MA3/MA4的漏端；MA1/MA3的漏端、MA2/MA4的漏端分别相连作为乘法器的电流输出Iout+/Iout-；电路通过c0+<0>～c0+<n>/c0-<0>～c0-<n>分别控制MC0+～MCn+/MC0-～MCn-的导通，从而来改变通过MA1～MA4的电流，实现系数与输入信号相乘。
3.根据权利要求1或2所述的用于高速SerDes的模拟判决反馈均衡DFE电路，其特征在于：模拟延迟单元由跨导gm1、gm2A、gm2B、gm3A、gm3B以及电容C1A、C1B、C2A、C2B、C3A、C3B和共模反馈电路CMFB构成；其中，跨导gm1的正/负输出端分别和电容C1A以及C1B相连，并通过负反馈连接到gm1负/正输入端，等效为电阻；跨导gm2A的正/负输出端和gm3A的负/正输入端相连，gm3A的正/负输出端和gm2A的负/正输入端相连，电容C2A与gm3A的正输入端相连；跨导gm2B的正/负输出端和gm3B的负/正输入端相连，gm3B的正/负输出端和gm2B的负/正输入端相连，电容C2B与gm3B的正输入端相连；gm2A的正/负输出端与gm2B的负/正输出端相连；gm2A、gm2B的正输出端与CMFB电路的输出端相连，gm2A、gm2B、gm3A、gm3B、C2A、C2B以及CMFB电路构成的整体电路等效为电感；电容C3A、C3B分别与跨导gm3B的正/负输出端相连。
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