CN108520876A - 集成电路存储器及其制备方法、半导体器件 - Google Patents

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Abstract

本发明提供一种集成电路存储器及其形成方法、半导体器件，所述方法包括在基底上形成第一间隔材料层，并刻蚀形成多个第一开口，每一第一开口暴露出两个相邻的位线接触区以及两个位线接触区之间的字线，形成阻挡层在第一开口的底部及侧壁，并部分填充导电层在第一开口内以形成第二开口，填充绝缘材料层在第二开口内，并刻蚀形成第三开口，以剩余的绝缘层为掩膜刻蚀导电层和阻挡层，形成暴露字线的通孔，填充第二间隔材料层在通孔内，形成多条位线，位线包括导电层及阻挡层，导电层的底部经由阻挡层与位线接触电性连接，阻挡层还延伸覆盖于导电层位于所述第一间隔材料层的侧面，能够更好的防止位线金属扩散到位线接触，从而提高器件的性能。

Description

集成电路存储器及其制备方法、半导体器件
技术领域
本发明涉及半导体集成电路技术领域，特别涉及一种集成电路存储器及其形成方法、半导体器件。
背景技术
集成电路存储器通常包括存储电容器以及连接到所述存储电容器的存储晶体管，所述存储电容器用来存储代表存储信息的电荷。所述存储晶体管中形成有源区、漏区和栅极，所述栅极用于控制所述源区和漏区之间的电流流动，并连接至字线，所述源区用于构成位线接触区，以连接至位线，所述漏区用于构成存储节点接触区，以连接至存储电容器。
随着半导体制作工艺中集成度的不断增加，提升集成电路存储器的集成密度已成为一种趋势。然而，在元件尺寸缩减的要求下，其制作工艺，尤其是位线的制作工艺日渐困难。
发明内容
本发明的目的在于提供一种集成电路存储器及其制备方法、半导体器件，简化位线的制作工艺，提高位线的稳定性。
为解决上述技术问题，本发明提供一种集成电路存储器的形成方法，包括：
提供一基底，所述基底中形成有多个有源区以及与所述有源区相交的多条字线，每一所述有源区上设置有一位线接触，所述位线接触位于相邻两条所述字线之间的所述基底上；
形成一第一间隔材料层在所述基底上，所述第一间隔材料层覆盖所述字线与所述位线接触；
刻蚀所述第一间隔材料层，以形成多个第一开口，每一所述第一开口暴露出相邻的两个位线接触以及位于所述相邻的两个位线接触之间的所述字线；
形成一阻挡层在所述第一开口的底部及侧壁，并部分填充一导电层在所述第一开口内，以形成第二开口，所述导电层覆盖所述位线接触和所述字线；
填充一绝缘材料层在所述第二开口内，所述绝缘材料层覆盖所述导电层，并刻蚀所述绝缘材料层至暴露出部分所述导电层，以形成第三开口，所述第三开口位于所述字线的正上方；
以剩余的所述绝缘材料层为掩膜通过所述第三开口刻蚀所述导电层和所述阻挡层，以形成暴露所述字线的通孔；
填充第二间隔材料层在所述通孔内，利用所述第二间隔材料层覆盖所述字线并隔离位于其两侧的导电层，其中位于所述第二间隔材料层两侧的所述导电层的底部经由所述阻挡层与所述位线接触电性连接，所述阻挡层还延伸覆盖于所述导电层位于所述第一间隔材料层的侧面，以构成所述集成电路存储器的位线。
可选的，形成所述阻挡层之前，还包括：形成一隔离层在所述第一间隔材料层的侧壁。
可选的，部分填充所述导电层以形成所述第二开口的步骤包括：
形成一导电材料层在所述基底上，所述导电材料层覆盖所述第一间隔材料层并填满所述第一开口；
回刻蚀所述导电材料层直至剩余部分厚度的所述导电材料层在所述第一开口中，以形成所述导电层并界定出所述第二开口。
可选的，在对所述导电材料层进行刻蚀的同时还对所述阻挡层进行刻蚀，使得所述导电层侧壁上的所述阻挡层的上表面与所述导电层的上表面平齐。
可选的，形成所述第一开口的步骤包括：
形成一光刻胶层在所述第一间隔材料层上；
图形化所述光刻胶层以形成多个第一凹槽，所述第一凹槽暴露部分所述第一间隔材料层；
修剪剩余的所述光刻胶层，以扩大所述第一凹槽的开口尺寸并构成第二凹槽，所述第二凹槽的间隔宽度对应等于所述第一开口的间隔宽度；
以剩余的所述光刻胶层为掩膜，刻蚀所述第一间隔材料层，以形成所述第一开口。
可选的，修剪剩余的所述光刻胶层的方法包括：等离子体轰击所述光刻胶层的所述第一凹槽的侧壁。
可选的，形成所述绝缘材料层和所述第三开口的步骤包括：
形成一绝缘材料层在所述基底上，所述绝缘材料层覆盖所述第一间隔材料层并填充所述第二开口，且所述绝缘材料层对应所述第二开口的上表面顺应所述第二开口的形貌凹陷，以界定出一第三凹槽，所述第三凹槽的间隔宽度小于所述第二开口的间隔宽度；
刻蚀所述绝缘材料层，在所述第三凹槽的下方形成所述第三开口，所述第三开口暴露出部分所述导电层。
可选的，所述基底中还形成有至少一个隔离结构，所述隔离结构隔离相邻的所述有源区。
基于以上所述的集成电路存储器的制备方法，本发明还提供一种集成电路存储器，包括：
基底，所述基底中形成有多个有源区以及与所述有源区相交的多条字线，每一所述有源区上设置有一位线接触，所述位线接触位于相邻两条所述字线之间的所述基底上；
多条位线，位于所述基底上，所述位线与所述位线接触电性连接；
第一间隔材料层和第二间隔材料层，位于所述基底上，且位于相邻所述位线之间；
绝缘材料层，覆盖所述位线；
其中，所述位线包括间距倍增形成的导电层及阻挡层，所述导电层的底部经由所述阻挡层与所述位线接触电性连接，所述阻挡层还延伸覆盖于所述导电层位于所述第一间隔材料层的侧面。
可选的，还包括隔离层，位于所述第一间隔材料层与第二间隔材料层的侧壁。
可选的，所述基底中还形成有至少一个隔离结构，所述隔离结构隔离相邻的所述有源区。
本发明还提供一种半导体器件，包括：
基板，所述基板中形成有多个有源区以及与所述有源区相交的多条字线，每一所述有源区上设置有一位线接触，所述位线接触位于相邻两条所述字线之间的所述基板上；
多条导体线，位于所述基板上，所述导体线的底部经由阻挡层与所述位线接触区电性连接；
间隔材料层，位于所述基底上，且位于相邻所述导体线之间；
绝缘材料层，覆盖所述导体线的顶面；其中，所述阻挡层还延伸覆盖所述导体线位于所述间隔材料层的侧面。
在本发明提供的集成电路存储器的形成方法中，在形成有有源区、字线以及位线接触的基底上形成第一间隔材料层，并刻蚀形成多个第一开口，所述第一开口暴露出所述位线接触，且每一所述第一开口暴露出相邻的两个所述位线接触以及相邻的两个所述位线接触之间的所述字线，然后形成阻挡层在所述第一开口的底部及侧壁，并部分填充导电层在所述第一开口内，以形成第二开口，所述导电层覆盖所述位线接触和所述字线，接着填充绝缘材料层在所述第二开口内，所述绝缘材料层覆盖所述导电层，并刻蚀形成第三开口，所述第三开口位于所述字线的正上方，接着以剩余的所述绝缘层为掩膜刻蚀所述导电层和所述阻挡层，以形成暴露所述字线的通孔，填充第二间隔材料层在所述通孔内，利用所述第二间隔材料层覆盖所述字线并隔离位于其两侧的导电层，其中位于所述第二间隔材料层两侧的所述导电层的底部经由所述阻挡层与所述位线接触电性连接，所述阻挡层还延伸覆盖于所述导电层位于所述第一间隔材料层的侧面，以构成所述集成电路存储器的位线。本发明通过简化的间距倍增技术制作位线，简化了制作工艺，并且首先形成的第一开口暴露相邻的两个位线接触以及位于所述相邻的两个位线接触之间的所述字线，使得导电层更充分地填充于所述第一开口中，同时所述阻挡层也可以形成于位线的侧面和底面，能够更好的防止位线金属扩散到位线接触，从而提高器件的性能。
附图说明
图1为一集成电路存储器的结构示意图；
图2为另一集成电路存储器的结构示意图；
图3为本发明一实施例所提供的集成电路存储器的制备方法的流程示意图；
图4a为本发明一实施例在执行步骤S100过程中的俯视图；
图4b为图4a沿A-A’方向的剖面示意图；
图5a为本发明一实施例在执行步骤S200过程中的俯视图；
图5b为图4a沿A-A’方向的剖面示意图；
图6a、7a、8a为本发明一实施例在执行步骤S300过程中的俯视图；
图6b、7b、8b分别为图6a、7a、8a沿A-A’方向的剖面示意图；
图9a为本发明一实施例在执行步骤S400过程中形成导电材料层的俯视图；
图9b为图9a沿A-A’方向的剖面示意图；
图10为本发明一实施例在执行步骤S400过程中形成第二开口的剖面示意图；
图11a为本发明一实施例在执行步骤S500过程中形成绝缘材料层的俯视图；
图11b为图11a沿A-A’方向的剖面示意图；
图12a为本发明一实施例在执行步骤S500过程中形成第三开口的俯视图；
图12b为图12a沿A-A’方向的剖面示意图；
图13a为本发明一实施例在执行步骤S600过程中形成通孔的俯视图；
图13b为图13a沿A-A’方向的剖面示意图；
图14a为本发明一实施例在执行步骤S700过程中形成位线的俯视图；
图14b为图14a沿A-A’方向的剖面示意图。
其中，附图标记如下：
1-基底；
2-隔离结构；
3-有源区；
4-字线；41-介质层；42-导电层；
5-位线接触；51-绝缘层；
6-间隔材料层；
7-位线；71-阻挡层；
10-基底；
11-隔离结构；
12-有源区；
13-字线；131-介质层；132-导电层；
14-位线接触；141-绝缘层；
15-第一间隔材料层；151-隔离层；
16-光刻胶层；
101-第一凹槽；102-第二凹槽；103-第一开口；104-第二开口；105-第三凹槽；106-第三开口；107-通孔；
17-导电层；17’-导电材料层；171-阻挡层；
18-绝缘材料层；
19-第二间隔材料层；
20-位线；
x-第一方向，y-第二方向，z-第三方向。
具体实施方式
图1为一集成电路存储器的结构示意图，图2为另一集成电路存储器的结构示意图，如图1与图2所示，所述集成电路存储器一般包括：基底1，位于基底1内呈阵列排布的多个有源区3，位于基底1内且用于隔离相邻所述有源区3的隔离结构2，位于所述基底1内且与所述有源区3相交的多条字线4，所述字线4呈U型结构，包含介质层41与导电层42。
所述集成电路存储器还包括：位于所述基底1上的位线接触5，所述位线接触5位于相邻两条所述字线4之间的所述基底1上，在所述基底1上还形成有绝缘层51，用于隔离所述位线接触5。在所述基底上1上还形成有位线7，所述位线7与所述位线接触5相连接。
在图1中，所述位线7的横截面呈上宽下窄的结构，在所述位线7的侧壁及底部均形成有阻挡层71，在相邻所述位线7之间形成有间隔材料层6，用于隔离所述位线7。在图2中，所述位线7的横截面呈长方形或正方形，在所述位线7的底部及顶部也形成有阻挡层71。
在上述的集成电路存储器结构中，图1所示的集成电路存储器的制作方法比较复杂，而图2所示的集成电路存储器的位线的侧壁上并没有形成阻挡层，不利于相邻所述位线的隔离。
基于上述问题，本发明提供了一种集成电路存储器的制备方法，以简化位线的制作工艺，提高位线的稳定性。具体的，参考图3所示的本发明一实施例中的集成电路存储器的制备方法的流程示意图，所述制备方法包括：
步骤S100，提供一基底，所述基底中形成有多个有源区以及与所述有源区相交的多条字线，每一所述有源区上设置有一位线接触，所述位线接触位于相邻两条所述字线之间的所述基底上；
步骤S200，形成一第一间隔材料层在所述基底上，所述第一间隔材料层覆盖所述字线与所述位线接触；
步骤S300，刻蚀所述第一间隔材料层，以形成多个第一开口，每一所述第一开口暴露出相邻的两个所述位线接触以及所述相邻的两个位线接触之间的所述字线；
步骤S400，形成一阻挡层在所述第一开口的底部及侧壁，并部分填充一导电层在所述第一开口内，以形成第二开口，所述导电层覆盖所述位线接触和所述字线；
步骤S500，填充一绝缘材料层在所述第二开口内，所述绝缘材料层覆盖所述导电层，并刻蚀所述绝缘材料层至暴露出部分所述导电层，以形成第三开口，所述第三开口位于所述字线的正上方；
步骤S600，以剩余的所述绝缘材料层为掩膜通过所述第三开口刻蚀所述导电层和所述阻挡层，以形成暴露所述字线的通孔；
步骤S700，填充第二间隔材料层在所述通孔内，利用所述第二间隔材料层覆盖所述字线并隔离位于其两侧的导电层，其中位于所述第二间隔材料层两侧的所述导电层的底部经由所述阻挡层与所述位线接触电性连接，所述阻挡层还延伸覆盖于所述导电层位于所述第一间隔材料层的侧面，以构成所述集成电路存储器的位线。
本发明提供的集成电路存储器的形成方法中，在形成有有源区、字线以及位线接触的基底上形成第一间隔材料层，并刻蚀形成多个第一开口，所述第一开口暴露出所述位线接触，且每一所述第一开口暴露出相邻的两个所述位线接触以及相邻的两个所述位线接触之间的所述字线，然后形成阻挡层在所述第一开口的底部及侧壁，并部分填充导电层在所述第一开口内，以形成第二开口，所述导电层覆盖所述位线接触和所述字线，接着填充绝缘材料层在所述第二开口内，所述绝缘材料层覆盖所述导电层，并刻蚀形成第三开口，所述第三开口位于所述字线的正上方，接着以剩余的所述绝缘层为掩膜刻蚀所述导电层和所述阻挡层，以形成暴露所述字线的通孔，填充第二间隔材料层在所述通孔内，利用所述第二间隔材料层覆盖所述字线并隔离位于其两侧的导电层，其中位于所述第二间隔材料层两侧的所述导电层的底部经由所述阻挡层与所述位线接触电性连接，所述阻挡层还延伸覆盖于所述导电层位于所述第一间隔材料层的侧面，以构成所述集成电路存储器的位线。本发明通过简化的间距倍增技术制作位线，简化了制作工艺，并且首先形成的第一开口暴露相邻的两个位线接触以及位于所述相邻的两个位线接触之间的所述字线，使得导电层更充分地填充于所述第一开口中，同时所述阻挡层也可以形成于位线的侧面和底面，能够更好的防止位线金属扩散到位线接触，从而提高器件的性能。
以下结合附图和具体实施例对本发明提出的集成电路存储器及其制备、半导体器件方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图4a为本发明一实施例在执行步骤S100过程中的俯视图，图4b为图4a沿A-A’方向的剖面示意图。
在步骤S100中，具体请参考图4a与图4b所示，提供一基底10，所述基底10内形成有呈阵列排布且沿第一方向x延伸的多个有源区12，以及沿第二方向y延伸且与所述有源区12相交的多条字线13，每一所述有源区12上设置有一位线接触14，所述位线接触14位于相邻两条所述字线13之间的所述基底10上。
本实施例中，所述有源区12沿第一方向x延伸，且每一所述有源区12均包括一个源极与两个漏极，两个所述漏极位于所述源极的两侧，所述源极用于连接位线接触区，以连接至位线，所述漏极用于连接存储节点接触区，以连接至存储电容器。并且，所述基底10中还形成有至少一条隔离结构11，每条所述隔离结构11隔离相邻所述有源区12。
在形成所述有源区12之后，还包括在所述基底10内形成多条字线13，每一所述有源区12均与两条所述字线13相交，并且所述字线13呈埋入式，填充于位于所述有源区12内的凹槽内，且所述字线13包含位于所述凹槽的底部及侧壁的介质层131以及填充所述凹槽的导电层132。本实施例中，所述字线13的上表面与所述基底10的上表面平齐，在其他实施例中，所述字线13的上表面可以低于所述基底10的上表面，在所述字线13的顶部可以填充字线绝缘层，所述字线绝缘层填满所述凹槽。
所述字线13沿第二方向y延伸，所述第二方向y与所述第一方向x斜相交。其中，所述源极位于两条所述字线13之间的所述有源区12中，所述漏极位于所述有源区12中所述字线13远离所述源极12的一侧。
之后还包括：在所述基底上形成一绝缘层141，然后对所述绝缘层141进行刻蚀，暴露出部分所述基底，即暴露出源极的位置，也就是说暴露出两条所述字线13之间的所述有源区12，然后沉积多晶硅层，形成位线接触14。
图5a为本发明一实施例在执行步骤S200过程中的俯视图，图5b为图4a沿A-A’方向的剖面示意图；
在步骤S200中，请参考图5a与图5b所示，形成一第一间隔材料层15在所述基底10上，所述第一间隔材料层15覆盖所述字线13与所述位线接触14。所述第一间隔材料层15的材质包含但不限于氧化硅。
图6a、7a、8a为本发明一实施例在执行步骤S300过程中的俯视图，图6b、7b、8b分别为图6a、7a、8a沿A-A’方向的剖面示意图。
在步骤S300中，请参考图6a～6b、7a～7b以及8a～8b所示，刻蚀所述第一间隔材料层15，以形成多个第一开口103，所述第一开口103暴露出所述位线接触14，且每一所述第一开口103暴露出相邻的两个所述位线接触14以及所述相邻的两个位线接触14之间的所述字线13。
具体的，首先，请参考图6a与6b所示，形成一光刻胶层16在所述第一间隔材料层15上，然后通过曝光与显影，在所述光刻胶层16上形成多个第一凹槽101，所述第一凹槽101暴露出部分所述第一间隔材料层15，且所述第一凹槽101的间隔宽度小于所述第一开口103的间隔宽度。
然后，请参考图7a与7b所示，修剪剩余的所述光刻胶层16，以扩大所述第一凹槽101的开口尺寸并构成第二凹槽102，所述第二凹槽102的间隔宽度对应等于所述第一开口103的间隔宽度。对剩余的所述光刻胶层16进行修剪，扩大所述第一凹槽101的开口，形成与所述第一开口103的间隔宽度一致的第二凹槽102。本实施例中，优选的，可以采用等离子体轰击所述光刻胶层16的所述第一凹槽101的侧壁，以形成所述第二凹槽102。
本实施例中，通过曝光与显影在所述光刻胶层16内形成第一凹槽101，通过修剪形成间隔宽度大于第一凹槽101的第二凹槽102，即通过两个步骤在所述光刻胶层16内形成间隔宽度与所述第一开口103一致的第二凹槽102，这是考虑到光刻胶层16曝光时其尺寸的限制。在其他实施例中，也可以仅通过一个步骤，即曝光与显影直接形成间隔宽度与所述第一开口103一致的第二凹槽102，当然也可以采用其他的方法直接在所述第一间隔材料层15中形成第一开口103，本发明对此不做限定。
最后，请参照图8a与8b所示，以剩余的所述光刻胶层16为掩膜，刻蚀所述第一间隔材料层15至暴露出所述位线接触14，以形成所述第一开口103，接着去除剩余的所述光刻胶层16。每一所述第一开口103暴露出相邻的两个位线接触14以及所述相邻的两个位线接触14之间的所述字线13。
图9a为本发明一实施例在执行步骤S400过程中形成导电材料层的俯视图，图9b为图9a沿A-A’方向的剖面示意图，图10为本发明一实施例在执行步骤S400过程中形成第二开口的剖面示意图。
在步骤S400中，请参考图9a、9b以及图10所示，形成一阻挡层171在所述第一开口103的底部及侧壁，并填充一导电层17在所述第一开口103内，并刻蚀所述导电层17，以形成第二开口104，所述第二开口104的间隔宽度与所述第一开口103的间隔宽度一致。
具体的，首先，请参考图9a与9b所示，形成一导电材料层17’在所述基底10上，所述导电材料层17’覆盖所述第一间隔材料层15并填满所述第一开口103。本实施例中，在形成所述导电材料层17’之前，首先在暴露出的所述第一间隔材料层15的侧壁形成一隔离层151，然后在所述第一开口103的底部及侧壁上形成一阻挡层171。所述隔离层151的材质包含但不限于氮化硅，所述阻挡层171具有导电性，其材质包含但不限于氮化钛。
接着，请参考图10所示，回刻蚀所述所述导电材料层17’直至剩余部分厚度的所述导电材料层17’在所述第一开口103中，以形成导电层17并界定出所述第二开口104。对所述导电材料层17’进行刻蚀，至所述第一间隔材料层15上的导电材料层17’被完全刻蚀，并继续刻蚀所述第一开口103内填充的所述导电材料层17’，至剩余部分厚度的导电材料层17’，以形成导电层17并界定出所述第二开口104。所述第二开口104的间隔宽度与所述第一开口103的间隔宽度保持一致，且所述第二开口104的深度小于所述第一开口103的深度。
本实施例中，在对所述导电材料层17’进行刻蚀的同时还对所述阻挡层171进行刻蚀，使得所述导电层17侧壁上的所述阻挡层171的上表面与所述导电层17的上表面平齐，形成如图10所示的结构。
图11a为本发明一实施例在执行步骤S500过程中形成绝缘材料层的俯视图，图11b为图11a沿A-A’方向的剖面示意图。图12a为本发明一实施例在执行步骤S500过程中形成第三开口的俯视图，图12b为图12a沿A-A’方向的剖面示意图；
在步骤S500中，请参考图11a与图11b以及图12a与图12b所示，填充一绝缘材料层18在所述第二开口104内，所述绝缘材料层18覆盖所述导电层17，并刻蚀所述绝缘材料层18至暴露出部分所述导电层17，以形成第三开口106，所述第三开口106位于所述字线13的正上方。
具体的，首先，请参考图11a与图11b所示，形成一绝缘材料层18在所述基底10上，所述绝缘材料层18覆盖所述第一间隔材料层15并填充所述第二开口104，且由于所述第二开口104的原因，所述绝缘材料层18对应所述第二开口104的上表面顺应所述第二开口104的形貌凹陷，以界定出一第三凹槽105，所述第三凹槽105的间隔宽度小于所述第二开口104的间隔宽度。
接着，请参考图12a与图12b所示，刻蚀所述绝缘材料层18，在所述第三凹槽105的下方形成第三开口106，所述第三开口106暴露出部分所述导电层17，所述第三开口106位于所述字线13的正上方。
在形成所述绝缘材料层18的过程中，由于所述第二开口104的原因，在所述绝缘材料层18中形成有第三凹槽105，所述第三凹槽105位于所述第二开口104的中心位置，之后对所述绝缘材料层18进行刻蚀，至位于所述第一间隔材料层15上的所述绝缘材料层18被完全刻蚀，并继续对所述第二开口104内的所述绝缘材料层18进行刻蚀至暴露出部分所述导电层17，由于位于所述第三凹槽105下方的所述绝缘材料层18的厚度小于其余位置处的厚度，该位置处的所述绝缘材料层18被完全去除，形成暴露部分所述导电层17的第三开口106，所述第三开口106在所述基底10上的投影位于所述字线13的正上方(该处的所述字线13为之前所述第一开口103暴露出的字线13)。
图13a为本发明一实施例在执行步骤S600过程中形成通孔的俯视图，图13b为图13a沿A-A’方向的剖面示意图。
在步骤S600中，请参考图13a与图13b所示，以剩余的所述绝缘材料层18为掩膜通过所述第三开口106刻蚀所述导电层17与所述阻挡层171，以形成暴露所述字线13的通孔107。本实施例中，直接以所述绝缘材料层18为掩膜对所述导电层17进行刻蚀，节省了一张掩模板的制作，在一定程度上节省了制作成本。
图14a为本发明一实施例在执行步骤S700过程中形成位线的俯视图，图14b为图14a沿A-A’方向的剖面示意图。
在步骤S700中，请参考图14a与图14b所示，填充第二间隔材料层19在所述通孔107内，利用所述第二间隔材料层19覆盖所述字线13并隔离位于其两侧的导电层17，其中位于所述第二间隔材料层19两侧的所述导电层17的底部经由所述阻挡层171与所述位线接触14电性连接，所述阻挡层171还延伸覆盖于所述导电层17位于所述第一间隔材料层15的侧面，以构成所述集成电路存储器的位线20。
在填充所述第二间隔材料层19之前，首先在所述通孔107的侧壁形成隔离层151，然后在所述通孔107内填充第二间隔绝缘层19。并且还可以在所述绝缘材料层18上沉积同样材料的绝缘材料层，并进行平坦化，形成如图14b所示的结构。所述第二间隔材料层19的材质可以与所述第一间隔材料层15的材质相同，优选的，所述第二间隔材料层19的材质包含但不限于氧化硅。
最终剩余的导电层17与位于所述导电层17的底部及侧面的所述阻挡层171构成位线20，相邻所述位线20之间通过所述第一间隔材料层15或第二材料层19进行隔离，且在所述导电层17的底部及侧面上形成的所述阻挡层171，能够更好的防止位线金属扩散到位线接触，从而提高提高器件的性能。而在所述位线20上形成有绝缘材料层18，用于所述位线20与外部器件的隔离。
并且，在本实施例中，通过在所述第一开口103中部分填充导电层17形成第二开口104，接着在所述第二开口104中填充绝缘材料层18，并对所述绝缘材料层18进行刻蚀形成第三开口106，所述第三开口106在所述基底10上的投影位于所述字线13的正上方，然后以所述绝缘材料层18为掩膜对所述导电层17进行刻蚀形成暴露所述字线13的通孔，本发明采用简化的间距倍增技术制作位线，简化了制作工艺，并使得所述导电层17更充分地填充于所述第一开口103中。
相应的，本发明还提供一种集成电路存储器，采用如上所述的集成电路存储器的形成方法制造而成，请参考图14a与图14b所示，所述集成电路存储器包括：基底10、位于所述基底10上的多条位线20、位于所述基底10上的第一间隔材料层15和第二间隔材料层19以及覆盖所述位线20的绝缘材料层18。
具体的，所述基底10中形成有呈阵列排布且沿第一方向x延伸的多个有源区12，以及沿第二方向y延伸且与所述有源区12相交的多条字线13，每一所述有源区12上设置有一位线接触14，所述位线接触14位于相邻两条所述字线13之间的所述基底10上。所述第一间隔材料层15和第二间隔材料层19位于相邻所述位线20之间。
本实施例中，由于制作方法的原因，相邻所述位线20之间为第一间隔材料层15或第二间隔材料层19，所述第一间隔材料层15与所述第二间隔材料层19交替出现。例如，其中一条所述位线20与其中一侧相邻的另一条位线20之间通过第一间隔材料层15进行隔离，则与另一侧相邻的第三条位线20之间通过所述第二间隔材料层19进行隔离。
并且，所述位线20包括间距倍增形成的导电层17及阻挡层171，所述导电层17的底部经由所述阻挡层171与所述位线接触14电性连接，所述阻挡层171还延伸覆盖于所述导电层17位于所述第一间隔材料层15的侧面。
所述集成电路存储器还包括隔离层151以及至少一个隔离结构11，所述隔离层151位于所述第一间隔材料层15与第二间隔材料层19的侧壁，所述隔离结构11位于所述基底10中，用于隔离相邻的所述有源区12。
本实施例中，所述第一间隔材料层15与所述第二间隔材料层19的材质包含但不限于氧化硅，所述绝缘材料层18的材质包含但不限于氮化硅，所述阻挡层171的材质包含但不限于氮化钛，所述隔离层151的材质包含但不限于氮化硅。
相应的，本发明还提供一种半导体器件，包括：基板、位于所述基板上的多条导体线、位于所述基板上的间隔材料层，以及覆盖所述导体线的绝缘材料层。
具体的，所述基板内形成有呈阵列排布且沿第一方向延伸的多个有源区，以及沿第二方向延伸且与所述有源区相交的多条字线，每一所述有源区上设置有一位线接触区，所述位线接触区位于相邻两条所述字线之间的所述有源区上；所述导体线，位于所述基板上，所述导体线的底部经由阻挡层与所述位线接触区电性连接；所述间隔材料层位于相邻所述导体线之间。所述绝缘材料层覆盖所述导体线的顶面；其中，所述阻挡层还延伸覆盖所述导体线位于所述间隔材料层的侧面。
综上所述，本发明提供的集成电路存储器及其制备方法、半导体器件中，在形成有有源区、字线以及位线接触的基底上形成第一间隔材料层，并刻蚀形成多个第一开口，所述第一开口暴露出所述位线接触，且每一所述第一开口暴露出相邻的两个所述位线接触以及相邻的两个所述位线接触之间的所述字线，然后形成阻挡层在所述第一开口的底部及侧壁，并部分填充导电层在所述第一开口内，以形成第二开口，所述导电层覆盖所述位线接触和所述字线，接着填充绝缘材料层在所述第二开口内，所述绝缘材料层覆盖所述导电层，并刻蚀形成第三开口，所述第三开口位于所述字线的正上方，接着以剩余的所述绝缘层为掩膜刻蚀所述导电层和所述阻挡层，以形成暴露所述字线的通孔，填充第二间隔材料层在所述通孔内，利用所述第二间隔材料层覆盖所述字线并隔离位于其两侧的导电层，其中位于所述第二间隔材料层两侧的所述导电层的底部经由所述阻挡层与所述位线接触电性连接，所述阻挡层还延伸覆盖于所述导电层位于所述第一间隔材料层的侧面，以构成所述集成电路存储器的位线。本发明通过简化的间距倍增技术制作位线，简化了制作工艺，并且首先形成的第一开口暴露相邻的两个位线接触以及位于所述相邻的两个位线接触之间的所述字线，使得导电层更充分地填充于所述第一开口中，同时所述阻挡层也可以形成于位线的侧面和底面，能够更好的防止位线金属扩散到位线接触，从而提高器件的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (12)

1.一种集成电路存储器的制备方法，其特征在于，包括：
提供一基底，所述基底中形成有多个有源区以及与所述有源区相交的多条字线，每一所述有源区上设置有一位线接触，所述位线接触位于相邻两条所述字线之间的所述基底上；
形成一第一间隔材料层在所述基底上，所述第一间隔材料层覆盖所述字线与所述位线接触；
刻蚀所述第一间隔材料层，以形成多个第一开口，每一所述第一开口暴露出相邻的两个位线接触以及位于所述相邻的两个位线接触之间的所述字线；
形成一阻挡层在所述第一开口的底部及侧壁，并部分填充一导电层在所述第一开口内，以形成第二开口，所述导电层覆盖所述位线接触和所述字线；
填充一绝缘材料层在所述第二开口内，所述绝缘材料层覆盖所述导电层，并刻蚀所述绝缘材料层至暴露出部分所述导电层，以形成第三开口，所述第三开口位于所述字线的正上方；
以剩余的所述绝缘材料层为掩膜通过所述第三开口刻蚀所述导电层和所述阻挡层，以形成暴露所述字线的通孔；
填充第二间隔材料层在所述通孔内，利用所述第二间隔材料层覆盖所述字线并隔离位于其两侧的导电层，其中位于所述第二间隔材料层两侧的所述导电层的底部经由所述阻挡层与所述位线接触电性连接，所述阻挡层还延伸覆盖于所述导电层位于所述第一间隔材料层的侧面，以构成所述集成电路存储器的位线。
2.如权利要求1所述的集成电路存储器的制备方法，其特征在于，形成所述阻挡层之前，还包括：形成一隔离层在所述第一间隔材料层的侧壁。
3.如权利要求2所述的集成电路存储器的制备方法，其特征在于，部分填充所述导电层以形成所述第二开口的步骤包括：
形成一导电材料层在所述基底上，所述导电材料层覆盖所述第一间隔材料层并填满所述第一开口；
回刻蚀所述导电材料层直至剩余部分厚度的所述导电材料层在所述第一开口中，以形成所述导电层并界定出所述第二开口。
4.如权利要求3所述的集成电路存储器的制备方法，其特征在于，在对所述导电材料层进行刻蚀的同时还对所述阻挡层进行刻蚀，使得所述导电层侧壁上的所述阻挡层的上表面与所述导电层的上表面平齐。
5.如权利要求1所述的集成电路存储器的制备方法，其特征在于，形成所述第一开口的步骤包括：
形成一光刻胶层在所述第一间隔材料层上；
图形化所述光刻胶层以形成多个第一凹槽，所述第一凹槽暴露部分所述第一间隔材料层；
修剪剩余的所述光刻胶层，以扩大所述第一凹槽的开口尺寸并构成第二凹槽，所述第二凹槽的间隔宽度对应等于所述第一开口的间隔宽度；
以剩余的所述光刻胶层为掩膜，刻蚀所述第一间隔材料层，以形成所述第一开口。
6.如权利要求5所述的集成电路存储器的制备方法，其特征在于，修剪剩余的所述光刻胶层的方法包括：等离子体轰击所述光刻胶层的所述第一凹槽的侧壁。
7.如权利要求1所述的集成电路存储器的制备方法，其特征在于，形成所述绝缘材料层和所述第三开口的步骤包括：
形成一绝缘材料层在所述基底上，所述绝缘材料层覆盖所述第一间隔材料层并填充所述第二开口，且所述绝缘材料层对应所述第二开口的上表面顺应所述第二开口的形貌凹陷，以界定出一第三凹槽，所述第三凹槽的间隔宽度小于所述第二开口的间隔宽度；
刻蚀所述绝缘材料层，在所述第三凹槽的下方形成所述第三开口，所述第三开口暴露出部分所述导电层。
8.如权利要求1所述的集成电路存储器的制备方法，其特征在于，所述基底中还形成有至少一个隔离结构，所述隔离结构隔离相邻的所述有源区。
9.一种集成电路存储器，其特征在于，包括：
基底，所述基底中形成有多个有源区以及与所述有源区相交的多条字线，每一所述有源区上设置有一位线接触，所述位线接触位于相邻两条所述字线之间的所述基底上；
多条位线，位于所述基底上，所述位线与所述位线接触电性连接；
第一间隔材料层和第二间隔材料层，位于所述基底上且位于相邻所述位线之间；
绝缘材料层，覆盖所述位线；
其中，所述位线包括间距倍增形成的导电层及阻挡层，所述导电层的底部经由所述阻挡层与所述位线接触电性连接，所述阻挡层还延伸覆盖于所述导电层位于所述第一间隔材料层的侧面。
10.如权利要求9所述的集成电路存储器，其特征在于，还包括隔离层，位于所述第一间隔材料层与第二间隔材料层的侧壁。
11.如权利要求9所述的集成电路存储器，其特征在于，所述基底中还形成有至少一个隔离结构，所述隔离结构隔离相邻的所述有源区。
12.一种半导体器件，其特征在于，包括：
基板，所述基板中形成有多个有源区以及与所述有源区相交的多条字线，每一所述有源区上设置有一位线接触，所述位线接触位于相邻两条所述字线之间的所述基板上；
多条导体线，位于所述基板上，所述导体线的底部经由阻挡层与所述位线接触区电性连接；
间隔材料层，位于所述基底上，且位于相邻所述导体线之间；
绝缘材料层，覆盖所述导体线的顶面；其中，所述阻挡层还延伸覆盖于所述导体线位于所述间隔材料层的侧面。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463216A (zh) * 2019-01-21 2020-07-28 东芝存储器株式会社 半导体器件
CN112447588A (zh) * 2019-08-29 2021-03-05 三星电子株式会社 集成电路装置
CN113192892A (zh) * 2021-04-23 2021-07-30 长鑫存储技术有限公司 半导体结构及其制备方法
CN113903708A (zh) * 2020-06-22 2022-01-07 长鑫存储技术有限公司 存储器的形成方法及存储器
CN114664743A (zh) * 2020-12-23 2022-06-24 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
WO2023019689A1 (zh) * 2021-08-20 2023-02-23 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2023070884A1 (zh) * 2021-10-28 2023-05-04 长鑫存储技术有限公司 一种半导体器件的制备方法及半导体器件

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6277717B1 (en) * 2000-05-09 2001-08-21 United Microelectronics Corp. Fabrication method for a buried bit line
US20060046407A1 (en) * 2004-09-01 2006-03-02 Werner Juengling DRAM cells with vertical transistors
WO2008087499A1 (en) * 2007-01-17 2008-07-24 Stmicroelectronics Crolles 2 Sas Manufacturing method of dram capacitors and corresponding device
CN102034734A (zh) * 2009-09-25 2011-04-27 中芯国际集成电路制造(上海)有限公司 自对准金属互连线的制造方法
JP2014022656A (ja) * 2012-07-20 2014-02-03 Ps4 Luxco S A R L パターン形成方法およびそれを用いた半導体装置の製造方法
US20140061939A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor devices having bit line contact plugs and methods of manufacturing the same
US20140097520A1 (en) * 2012-10-05 2014-04-10 Micron Technology, Inc. Methods of forming an array of openings in a substrate, related methods of forming a semiconductor device structure, and a related semiconductor device structure
US20160035578A1 (en) * 2014-07-31 2016-02-04 Micron Technology, Inc. Method Of Forming A Semiconductor Device Including A Pitch Multiplication
US9842839B1 (en) * 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US20180061840A1 (en) * 2016-08-31 2018-03-01 Micron Technology, Inc. Memory Cells, Methods Of Forming An Array Of Two Transistor-One Capacitor Memory Cells, And Methods Used In Fabricating Integrated Circuitry

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6277717B1 (en) * 2000-05-09 2001-08-21 United Microelectronics Corp. Fabrication method for a buried bit line
US20060046407A1 (en) * 2004-09-01 2006-03-02 Werner Juengling DRAM cells with vertical transistors
WO2008087499A1 (en) * 2007-01-17 2008-07-24 Stmicroelectronics Crolles 2 Sas Manufacturing method of dram capacitors and corresponding device
CN102034734A (zh) * 2009-09-25 2011-04-27 中芯国际集成电路制造(上海)有限公司 自对准金属互连线的制造方法
JP2014022656A (ja) * 2012-07-20 2014-02-03 Ps4 Luxco S A R L パターン形成方法およびそれを用いた半導体装置の製造方法
US20140061939A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor devices having bit line contact plugs and methods of manufacturing the same
US20140097520A1 (en) * 2012-10-05 2014-04-10 Micron Technology, Inc. Methods of forming an array of openings in a substrate, related methods of forming a semiconductor device structure, and a related semiconductor device structure
US20160035578A1 (en) * 2014-07-31 2016-02-04 Micron Technology, Inc. Method Of Forming A Semiconductor Device Including A Pitch Multiplication
US20180061840A1 (en) * 2016-08-31 2018-03-01 Micron Technology, Inc. Memory Cells, Methods Of Forming An Array Of Two Transistor-One Capacitor Memory Cells, And Methods Used In Fabricating Integrated Circuitry
US9842839B1 (en) * 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463216A (zh) * 2019-01-21 2020-07-28 东芝存储器株式会社 半导体器件
CN111463216B (zh) * 2019-01-21 2023-06-02 铠侠股份有限公司 半导体器件
CN112447588A (zh) * 2019-08-29 2021-03-05 三星电子株式会社 集成电路装置
CN113903708B (zh) * 2020-06-22 2024-06-21 长鑫存储技术有限公司 存储器的形成方法及存储器
CN113903708A (zh) * 2020-06-22 2022-01-07 长鑫存储技术有限公司 存储器的形成方法及存储器
WO2022134503A1 (zh) * 2020-12-23 2022-06-30 长鑫存储技术有限公司 半导体结构的制备方法
CN114664743A (zh) * 2020-12-23 2022-06-24 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
US20230056584A1 (en) * 2020-12-23 2023-02-23 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure
CN114664743B (zh) * 2020-12-23 2024-07-23 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
US12120867B2 (en) * 2020-12-23 2024-10-15 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure
CN113192892B (zh) * 2021-04-23 2022-03-08 长鑫存储技术有限公司 半导体结构及其制备方法
CN113192892A (zh) * 2021-04-23 2021-07-30 长鑫存储技术有限公司 半导体结构及其制备方法
WO2023019689A1 (zh) * 2021-08-20 2023-02-23 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2023070884A1 (zh) * 2021-10-28 2023-05-04 长鑫存储技术有限公司 一种半导体器件的制备方法及半导体器件

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