CN108436604A - 应用于低介电材质覆晶芯片的防脱层研磨方法 - Google Patents

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Abstract

本发明应用于低介电材质覆晶芯片的防脱层研磨方法包括步骤：提供覆晶芯片，覆晶芯片包括芯片、基板和凸块，基板包括多层子板，芯片通过凸块连接于基板的顶层的子板，芯片和基板之间的缝隙填充有填充底胶；减薄基板；研磨芯片的侧面、经减薄的基板的侧面和填充底胶，直至裸露出位于外围第一圈的凸块；抛光芯片的侧面。本发明应用于低介电材质覆晶芯片的防脱层研磨方法，提供了一种新的防止脱层或爆裂的方法，通过减薄基板，再研磨基板和芯片，预防覆晶芯片因研磨而出现脱层或爆裂，观察截面时避免影响操作人员对实验结果的判断，有利于提高实验结果的准确性，可正确判断构装体是否因可靠性实验，产品发生变形导致破坏。

Description

应用于低介电材质覆晶芯片的防脱层研磨方法
技术领域
本发明涉及半导体技术领域，尤其是指一种应用于低介电材质覆晶芯片的防脱层研磨方法。
背景技术
覆晶技术搭配排列方正的球栅数组(Ball graid arry，BGA)封装制程，可以提供较好的电气特性，并且大幅地提高接脚密度，降低噪声的干扰，散热性也较佳，还可以缩小封装尺寸，以此符合高阶产品和高性能的需求，所以成为主流的封装型态。
近年来，这种覆晶截构封装技术在计算机科技和3C产品上运用得非常多，例如：CPU封装ATI会图芯片等等，还有一些高阶ASIC组件产品，皆可大量的看到。如图1和图2所示，覆晶芯片主要包括芯片10、基板20、凸块11。其中，基板20用来支撑上方的芯片10或印刷电路板，基板20由多层子板结合而成，与芯片10最近的一层为铜板21，即基板20的顶层子板为铜板21；凸块11主要是连接芯片10的正面与基板20的通讯桥梁；芯片10与基板20之间的缝隙中填充有填充底胶30。
覆晶芯片经过可靠性老化实验后，需经过DPA(物性失效分析)实验，确认其封装体结构是否因热应力导致产品器件遭到破坏失效，实验中需确认本身封装体截面构造是否失效。而低介电材质覆晶芯片，如LOW K芯片，芯片的正面为LOW K布线区，主要是集成电路布线区，使用一般研磨方式会导致芯片结构因人为应力导致脱层或爆裂，无法分析验证该器件是否符合老化寿命使用年限。
故有必要提供一种研磨方法，使低介电材质覆晶芯片，如LOW K芯片在研磨时，不会因人为应力导致脱层或爆裂。
发明内容
为了解决现有技术中研磨芯片时会因人为应力导致脱层或爆裂的技术问题，本发明提供了一种应用于低介电材质覆晶芯片的防脱层研磨方法。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法包括步骤：
提供覆晶芯片，所述覆晶芯片包括芯片、基板和凸块，所述基板包括多层子板，所述芯片通过所述凸块连接于所述基板的顶层的所述子板，所述芯片和所述基板之间的缝隙填充有填充底胶；
减薄所述基板；
研磨所述芯片的侧面、经减薄的所述基板的侧面和所述填充底胶，直至裸露出位于外围第一圈的所述凸块；
抛光所述芯片的侧面。
低介电材质覆晶芯片如LOW K材质覆晶芯片，仅使用研磨设备进行大面积侧面研磨，会导致样品布线区或芯片产生裂痕，故需要一种新的研磨方法，以改善因应力过多，使产品在经过可靠性实验(Reliability Experiment)后，破坏性物理分析(DPA)是否判断为不合格芯片覆晶构装技术封装体器件，可判别样品本身是否存在设计上缺陷，提供一种破坏性实验验证手法。本发明应用于低介电材质覆晶芯片的防脱层研磨方法，提供了一种新的防止脱层或爆裂的方法，通过减薄基板，再研磨基板和芯片，预防覆晶芯片因研磨而出现脱层或爆裂，观察截面时避免影响操作人员对实验结果的判断，有利于提高实验结果的准确性，可正确判断构装体是否因可靠性实验，产品发生变形导致破坏。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法的进一步改进在于，所述减薄所述基板为：自所述基板的底层至顶层将所述基板减薄至所述基板的顶层的所述子板的底面。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法的进一步改进在于，使用P800砂纸进行所述减薄。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法的更进一步改进在于，研磨所述芯片的侧面、经减薄的所述基板的侧面和所述填充底胶，直至裸露出位于外围第一圈的所述凸块的步骤包括：粗磨经减薄的所述基板的侧面和所述填充底胶，直至所述基板的四周与所述芯片的四周相平齐；细磨所述芯片的侧面、经粗磨的所述基板的侧面和所述填充底胶，直至裸露出位于外围第一圈的所述凸块。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法的更进一步改进在于，使用P1200砂纸进行所述粗磨。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法的更进一步改进在于，使用P2400砂纸进行所述细磨。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法的进一步改进在于，还包括：提供芯片固定器具；并且，在减薄所述基板后，将经减薄的所述覆晶芯片固定于所述芯片固定器具上，进行所述研磨所述芯片的侧面、经减薄的所述基板的侧面和所述填充底胶的步骤。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法的更进一步改进在于，所述芯片固定器具包括沾黏器和调平器，所述沾黏器安装于所述调平器；并且，通过将经减薄的所述覆晶芯片固定于所述沾黏器上，将所述覆晶芯片固定于所述芯片固定器具上；在进行所述研磨之前，利用调节所述调平器调整固定有所述覆晶芯片的所述沾黏器；待调整至所述覆晶芯片的设计工位之后，进行所述研磨。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法的进一步改进在于，使用手工方式进行所述研磨和所述抛光。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法的进一步改进在于，使用氧化铝进行所述抛光。
附图说明
图1为现有技术中低介电材质覆晶芯片的侧视结构示意图。
图2为图1中覆晶芯片的俯视示意图。
图3为本发明应用于低介电材质覆晶芯片的防脱层研磨方法的流程图。
图4为图1中的覆晶芯片经过本发明中的减薄步骤处理后的侧视结构示意图。
图5为图2中的覆晶芯片经过本发明中的研磨步骤处理后的侧视结构示意图。
具体实施方式
为了解决现有技术中直接研磨芯片时会因人为应力导致脱层或爆裂的技术问题，本发明提供了一种应用于低介电材质覆晶芯片的防脱层研磨方法。
下面结合附图和具体实施例对本发明应用于低介电材质覆晶芯片的防脱层研磨方法的较佳实施例作进一步说明。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。
结合图1至图5所示，本发明应用于低介电材质覆晶芯片的防脱层研磨方法包括步骤：
步骤101：提供覆晶芯片，覆晶芯片包括芯片10、基板20和凸块11，基板20包括多层子板，芯片10通过凸块11连接于基板20的顶层的子板，芯片10和基板20之间的缝隙填充有填充底胶30；
步骤102：减薄基板20；
步骤103：研磨芯片10的侧面、经减薄的基板20的侧面和填充底胶30，直至裸露出位于外围第一圈的凸块11；
步骤104：抛光芯片10的侧面。
低介电材质覆晶芯片如LOW K材质覆晶芯片，仅使用研磨设备进行大面积侧面研磨，会导致样品布线区或芯片10产生裂痕，故需要一种新的研磨方法，以改善因应力过多，使产品在经过可靠性实验后，破坏性物理分析是否判断为不合格芯片覆晶构装技术封装体器件，可判别样品本身是否存在设计上缺陷，提供一种破坏性实验验证手法。本发明应用于低介电材质覆晶芯片的防脱层研磨方法，提供了一种新的防止脱层或爆裂的方法，通过减薄基板20，再研磨基板20和芯片10，预防覆晶芯片因研磨而出现脱层或爆裂，观察截面时避免影响操作人员对实验结果的判断，有利于提高实验结果的准确性，可正确判断构装体是否因可靠性实验，产品发生变形导致破坏。
研磨覆晶芯片后，可使用扫描电子式显微镜进行观察截面结构，用以判断是否符合DPA规范，拍下扫描电子显微镜照片后，确认成果是否达到预期效果；使用现有技术研磨时，基板20未经减薄而直接研磨侧面，操作人员观察截面时，可观察到有较多因研磨方式不当而出现的破损，这种因研磨方式不当而出现脱层或爆裂的现象，影响了操作人员对覆晶芯片破损原因的判断；使用本发明应用于低介电材质覆晶芯片的防脱层研磨方法后，使用扫描电子式显微镜观察时，因研磨方式而出现脱层或爆裂的现象大大减少，可知本发明降低了对覆晶芯片造成的损伤，排除了人为因素对实验结果的干扰，有利于提高实验结果的准确性。
进一步地，步骤102中，自基板20的底层至顶层将基板20减薄至基板20的顶层的子板的底面。具体地，顶层的子板为铜板21。较佳地，使用P800砂纸进行减薄。减薄步骤中，减薄基板20直至只剩最后一层铜板21，此种减薄程度最优，后续过程中不会因研磨而出现脱层或爆裂。
更进一步地，步骤103包括：粗磨经减薄的基板20的侧面和填充底胶30，直至基板20的四周与芯片10的四周相平齐；细磨芯片10的侧面、经粗磨的基板20的侧面和填充底胶30，直至裸露出位于外围第一圈的凸块11。较佳地，使用P1200砂纸进行粗磨，使用P2400砂纸进行细磨。
进一步地，还包括：提供芯片固定器具；并且，在减薄基板20后，将经减薄的覆晶芯片固定于芯片固定器具上，进行步骤103。
更进一步地，芯片固定器具包括沾黏器和调平器，沾黏器安装于调平器；并且，通过将经减薄的覆晶芯片固定于沾黏器上，将覆晶芯片固定于芯片固定器具上；在进行研磨之前，利用调节调平器调整固定有覆晶芯片的沾黏器；待调整至覆晶芯片的设计工位之后，进行研磨。
进一步地，使用手工方式进行研磨和抛光。抛光只能以人工手推的方式进行，不能使用研磨机转动的方式进行实验。
进一步地，使用氧化铝进行抛光。抛光芯片10的侧面，使芯片10的侧面更加光滑，使用扫描电子式显微镜观察截面时更加清晰。
观察外围第一圈的凸块11处的截面后，可进一步研磨至外围第二圈的凸块11并抛光，进而观察外围第二圈的凸块11处的截面。可根据实际情况选择要观察的截面位置并研磨、抛光。
本发明应用于低介电材质覆晶芯片的防脱层研磨方法，可预防过多研磨产生应力效应，避免LOW K材质芯片10封装体器件因研磨方法而发生脱层或微裂。通过本发明，以后再进行该LOW K芯片封装体器件截面切片研磨来判断老化实验后该器件，是否通过重要依据，只需使用标准作业流程即可得到正确数据。
以上仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
需要说明的是，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容的能涵盖的范围内。

Claims (10)

1.一种应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于，包括步骤：
提供覆晶芯片，所述覆晶芯片包括芯片、基板和凸块，所述基板包括多层子板，所述芯片通过所述凸块连接于所述基板的顶层的所述子板，所述芯片和所述基板之间的缝隙填充有填充底胶；
减薄所述基板；
研磨所述芯片的侧面、经减薄的所述基板的侧面和所述填充底胶，直至裸露出位于外围第一圈的所述凸块；
抛光所述芯片的侧面。
2.如权利要求1所述的应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于，所述减薄所述基板为：自所述基板的底层至顶层将所述基板减薄至所述基板的顶层的所述子板的底面。
3.如权利要求1所述的应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于：使用P800砂纸进行所述减薄。
4.如权利要求1至3中任一项所述的应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于，研磨所述芯片的侧面、经减薄的所述基板的侧面和所述填充底胶，直至裸露出位于外围第一圈的所述凸块的步骤包括：
粗磨经减薄的所述基板的侧面和所述填充底胶，直至所述基板的四周与所述芯片的四周相平齐；
细磨所述芯片的侧面、经粗磨的所述基板的侧面和所述填充底胶，直至裸露出位于外围第一圈的所述凸块。
5.如权利要求4所述的应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于，使用P1200砂纸进行所述粗磨。
6.如权利要求4所述的应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于，使用P2400砂纸进行所述细磨。
7.如权利要求1所述的应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于，还包括：提供芯片固定器具；
并且，在减薄所述基板后，将经减薄的所述覆晶芯片固定于所述芯片固定器具上，进行所述研磨所述芯片的侧面、经减薄的所述基板的侧面和所述填充底胶的步骤。
8.如权利要求7所述的应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于，所述芯片固定器具包括沾黏器和调平器，所述沾黏器安装于所述调平器；
并且，通过将经减薄的所述覆晶芯片固定于所述沾黏器上，将所述覆晶芯片固定于所述芯片固定器具上；
在进行所述研磨之前，利用调节所述调平器调整固定有所述覆晶芯片的所述沾黏器；
待调整至所述覆晶芯片的设计工位之后，进行所述研磨。
9.如权利要求1所述的应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于：使用手工方式进行所述研磨和所述抛光。
10.如权利要求1所述的应用于低介电材质覆晶芯片的防脱层研磨方法，其特征在于：使用氧化铝进行所述抛光。
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Patentee after: Su shiyite (Shanghai) Testing Technology Co.,Ltd.

Address before: Room C101, building 8, 1618 Yishan Road, Minhang District, Shanghai 201100

Patentee before: Suzhou Yite (Shanghai) Testing Technology Co.,Ltd.