JP2017055089A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】支持基板へ貼り合わされたウェハを裏面側から研削して製造される半導体装置の歩留りを向上させることができる半導体装置の製造方法を提供すること。
【解決手段】一つの実施形態によれば、半導体装置の製造方法が提供される。実施形態に係る半導体装置の製造方法は、形成工程と、貼合工程と、薄化工程との3つの工程を含む。形成工程は、表面に半導体素子が設けられたウェハの周縁部を、ウェハの表面側から少なくとも200μm以上の深さまで除去して、ウェハの表面側周縁に切欠部を形成する。貼合工程は、ウェハの表面を支持基板に貼り合わせる。薄化工程は、ウェハを裏面側から研削してウェハを200μm未満の厚さまで薄化する。
【選択図】図2

Description

本発明の実施形態は、半導体装置の製造方法に関する。
従来、ウェハの表面側に半導体素子を形成し、ウェハの表面を支持基板へ貼り合わせた後、ウェハを裏面側から研削して薄化することによって薄型の半導体装置を製造する方法がある。
かかる半導体装置の製造方法では、研削するウェハの周縁部の表裏両面が内側へ傾斜しているため、研削していくとウェハの端部がナイフエッジ状に尖り、尖った端部が研削時にウェハから破断する場合があった。かかる場合、ウェハの研削面に破片が巻き込まれてウェハの平坦性が低下し、半導体装置の歩留りが低下することがあった。
特開2012−9725号公報
一つの実施形態は、支持基板へ貼り合わされたウェハを裏面側から研削して製造される半導体装置の歩留りを向上させることができる半導体装置の製造方法を提供することを目的とする。
一つの実施形態によれば、半導体装置の製造方法が提供される。実施形態に係る半導体装置の製造方法は、形成工程と、貼合工程と、薄化工程との3つの工程を含む。形成工程は、表面に半導体素子が設けられたウェハの周縁部を、ウェハの表面側から少なくとも200μm以上の深さまで除去して、ウェハの表面側周縁に切欠部を形成する。貼合工程は、ウェハの表面を支持基板に貼り合わせる。薄化工程は、ウェハを裏面側から研削してウェハを200μm未満の厚さまで薄化する。
図1は、実施形態に係る半導体装置の製造方法で用いるウェハの一例を示す説明図である。 図2は、第1の実施形態に係る半導体装置の製造工程の断面視による説明図である。 図3は、第1の実施形態に係るウェハの裏面周縁部のクラックの有無を評価した試験結果を示す説明図である。 図4は、第1の実施形態に係るウェハの裏面周縁部のクラックの有無を評価した試験結果を示す説明図である。 図5は、第2の実施形態に係る半導体装置の製造工程の断面視による説明図である。 図6は、第2の実施形態に係る半導体装置の他の製造工程の断面視による説明図である。 図7は、第3の実施形態に係る半導体装置の製造工程の断面視による説明図である。 図8は、第4の実施形態に係る半導体装置の製造工程の断面視による説明図である。
以下に添付図面を参照して、実施形態に係る半導体装置の製造方法について詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
(第1の実施形態)
図1は、実施形態に係る半導体装置の製造方法に用いるウェハの一例を示す説明図である。以下の実施形態では、図1に示すように、表面側に半導体素子11などが設けられたウェハ10を用意し、かかるウェハ10と図示しない支持基板とを貼り合わせ、支持基板によって支持されるウェハ10を裏面側から薄化する工程について説明する。
なお、実施形態に用いられるウェハ10は、例えば、略円盤形状を有するシリコンウェハなどであり、ウェハ10の周縁部の表裏両面が内側へ傾斜している。
ここで、薄型の半導体装置は、ウェハの表面側に半導体素子などを形成し、ウェハの表面を支持基板へ貼り合わせた後、ウェハを裏面側から研削して薄化することで製造される。
かかる半導体装置の製造方法では、研削するウェハの周縁部の表裏両面が内側へ傾斜しているため、ウェハを裏面側から研削していくとウェハの端部がナイフエッジ状に尖り、尖った端部が研削時に破断する場合がある。その結果、ウェハの研削面に破片が巻き込まれて研削後のウェハの研削面の平坦性が低下する。そのため、研削前にウェハの表面側周縁に比較的浅い切欠部を形成してナイフエッジ状に尖る端部を予め取り除くことが一般的である。
しかしながら、ウェハを裏面側から研削して薄化していくと、ウェハが所望の厚さに到達する研削の終期段階、つまり、ウェハの厚さ方向でウェハの表面に近い位置でウェハの周縁部が庇の形状となる。そのため、この庇部分が目的の厚さになるまでに破断してウェハの研削面に巻き込まれた場合、薄化後のウェハの研削面の平坦性が損なわれることがある。
そこで、第1の実施形態に係る半導体装置の製造方法は、ウェハ10を裏面側から研削するにあたって、庇部分を研削の初期段階、つまり、ウェハ10の厚さ方向でウェハ10の表面に遠い位置で取り除くことで、薄化後のウェハ10において平坦性の高い研削面が得られるようにした。以下、かかる半導体装置の製造方法について、図2を参照して説明する。
図2は、実施形態に係る半導体装置の製造工程の断面視による説明図である。なお、図2に示すウェハ10は、図1に示すウェハ10のA−A’線による断面部分の一部である。第1の実施形態に係る半導体装置の製造方法では、まず、ウェハ10と支持基板20とを用意する。
図2(a)に示すように、本実施形態では、厚さaが、例えば、775μmのウェハ10を用いている。かかるウェハ10における表面12の周縁部と裏面13の周縁部には、べベル部3が表裏に形成されている。かかるウェハ10におけるべベル部3が形成された周縁部の幅bは、例えば、100μm〜600μmであり、べベル部3の高さcは、例えば、50μm〜250μmである。
次に、図2(b)に示すように、エッチングによってウェハ10の周縁部にウェハ10の表面12からウェハ10の厚さaの4分の1以上の深さe、例えば、200〜500μmの深さまで達し、ウェハ10の周縁に沿って連続した環状の切欠部4を形成する。かかる切欠部4の幅dは、この実施形態ではべベル部3が形成された周縁部の幅bと略同じ幅であり、例えば、600μmである。つまり、切欠部4は、ウェハ10の周縁部におけるべベル部3をエッチングによって取り除くことで形成される。
これにより、ウェハ10の裏面13の周縁部に庇部分5が形成される。ただし、この庇部分5は、ウェハ10の厚さ方向でウェハ10の表面12から遠い位置に形成される。したがって、ウェハ10を裏面側から研削して薄化することにより、研削の初期段階でかかる庇部分5を取り除くことができる。
そのため、本実施形態では、ウェハ10の表面12から少なくとも200μm以上の深さeまで達する切欠部4を形成した。これにより、所望の厚さまで薄化する間にウェハ10の裏面13を平坦化させることができる。
続いて、図2(c)に示すように、表裏を反転させたウェハ10の表面12を接着剤7を介して支持基板20に貼り合わせる。接着剤7としては、例えば、ウレタン系樹脂やエポキシ樹脂といった有機系接着剤などが用いられる。
また、接着剤7は、上記した接着剤7をスピン塗布法などにより支持基板20の表面に塗布することで形成される。また、支持基板20としては、例えば、ガラスやシリコンなどが用いられ、径および厚さがウェハ10と略同一の円盤状の基板である。なお、支持基板20の径、厚さなどの形状は、これに限定されるものではない。
ここで、図2(c)に示すように、切欠部4における貼り合わせ後の接着剤7は、切欠部4の深さeが深いため、貼り合わせた際に押圧された接着剤7が切欠部4の底面まで届かず、切欠部7の側壁で止まっている。
そのため、ウェハ10を裏面13から研削するときに、庇部分5は接着剤7によって固着されていないので、かかる庇部分5を容易に取り除くことができる。
図2(c)に戻って、その後、グラインダ6によってウェハ10を裏面13から研削してウェハ10を200μm未満の厚さ、具体的には、例えば、33μmの厚さまで薄化する。
ここで、ウェハ10の裏面13の周縁部に形成された庇部分5は、ウェハ10の厚さ方向でウェハ10の表面12よりも遠い位置で研削によって取り除かれる。このため、庇部分5が破断してウェハ10の研削面に巻き込まれた場合でも、ウェハ10を所望の厚さに薄化する間にウェハ10の研削面が平坦化する。
すなわち、本実施形態では、庇部分5をウェハの表面12よりも遠い位置で取り除くことで、ウェハ10の裏面13の研削が終盤に近づくにつれて研削面に巻き込まれた庇部分5のウェハ片の混入による影響が解消され、ウェハ10の研削面が徐々に平坦化する。
そして、図2(d)に示すように、研削によってウェハ10を所望の厚さf、この例では33μmの厚さまで薄化したときには、高い精度で平坦化されたウェハ10の裏面13が得られる。
その後、CMP(Chemical Mechanical Polishing;化学機械研磨)によって、ウェハ10の裏面13を滑らかに仕上げる。そして、支持基板20からウェハ10を剥離して、かかるウェハ10を個片化する工程など後工程の処理が実施される。
上述したように、第1の実施形態に係る半導体装置の製造方法は、形成工程と、貼合工程と、研削工程という3つの工程を含む。形成工程では、表面12に半導体素子11が設けられたウェハ10の周縁部をウェハ10の表面12から少なくとも200μm以上の深さeまで除去して、ウェハ10の表面側周縁に切欠部4を形成する。
貼合工程では、ウェハ10の表面12を接着剤7を介して支持基板20に貼り合わせる。薄化工程では、ウェハ10を裏面13から研削してウェハ10を200μm未満の厚さfまで薄化する。
これにより、第1の実施形態に係る半導体装置の製造方法では、支持基板20へ貼り合わされたウェハ10を裏面13から研削して薄化する場合、高い精度で平坦化されたウェハ10の裏面13を得ることができ、半導体装置の歩留りを向上させることができる。
ここで、切欠部4の深さeを種々変えて研削後のウェハ10の裏面周縁部のクラックの有無を評価した試験結果について説明する。図3および図4は、第1の実施形態に係るウェハ10の裏面周縁部のクラックの有無を評価した試験結果を示す説明図である。
具体的には、図3は、幅dを600μmと一定として深さeを変えてエッジトリミングをしたウェハ10をそれぞれ支持基板20に貼り合わせ、ウェハ10を裏面13から所定の厚さfまで薄化した後のウェハ10の裏面周縁部のクラックの数を評価した試験結果である。試験では、長さ50μmおよび長さ100μmのクラック数を評価した。
図4は、深さeを300μmと一定として幅dを変えてエッジトリミングをしたウェハ10をそれぞれ支持基板20に貼り合わせ、ウェハ10を裏面13から所定の厚さfまで薄化した後のウェハ10の裏面周縁部のクラックの数を評価した試験結果である。なお、実験で用いたウェハ10の厚さaは775μmであり、薄化後のウェハ10の厚さfは33μmである。また、ウェハ10におけるべベル部3が形成された周縁部の幅bは350μmであり、べベル部3の高さcは200μmである。
図3に示すように、切欠部4の深さeが100μmのサンプル1〜4は、長さ50μmのクラック数が1桁であったが、長さが100μmのクラック数が略2桁に達しており、薄化後のウェハ10の裏面周縁部にクラックが多数存在していた。
一方、切欠部4の深さeが200μmのサンプル1〜4、および切欠部4の深さeが300μmのサンプル1〜4は、薄化後のウェハ10の裏面周縁部にクラックが存在していなかった。
このことから、切欠部4の深さeがウェハ10の表面12から少なくとも200μm以上であれば、薄化後のウェハ10の裏面周縁部におけるクラックの発生を抑制できることが分かる。
これは、上記したように、切欠部4の深さeが深いと、切欠部4における貼り合せ後の接着剤7が切欠部4の底面まで届かずに切欠部4の側壁で止まる。これにより、ウェハ10を裏面13から研削するときに、庇部分5は接着剤7によって固着されていないので、かかる庇部分5を容易に取り除くことができるため、研削後のウェハ10の裏面周縁部におけるクラックの発生が抑制されたと考える。
また、図4に示すように、切欠部4の幅dを100μmから600μmへと大きくするにつれて、薄化後のウェハ10の裏面周縁部はクラックが少なくなることが分かる。つまり、切欠部4の幅dをウェハ10におけるべベル部3が形成された周縁部の幅bと同じ600μmにすることで、薄化後のウェハ10の裏面周縁部におけるクラックの発生を抑制できることが分かる。
(第2の実施形態)
次に、第2の実施形態に係る半導体装置の製造方法について説明する。かかる実施形態では、ウェハの周縁部を除去してウェハの表面側周縁に切欠部を形成する代わりに、ウェハの周縁部にウェハの表面側から所望の深さまで達し、ウェハの外周に沿って連続するダイシング加工を施している。
図5は、第2の実施形態に係る半導体装置の製造工程の断面視による説明図である。なお、図5に示す構成要素のうち、図2に示す構成要素と同じ構成要素については、図2に示す符号と同一の符号を付すことにより、ここではその説明を省略する。第2の実施形態に係る半導体装置の製造方法では、まず、ウェハ10(図5(a)参照)と支持基板20とを用意する。
次に、図5(b)に示すように、ウェハ10の周縁部に、ダイシングブレードによりウェハ10の外周に沿ってウェハ10の表面12からウェハ10の厚さaの4分の1以上の深さe、例えば、200〜500μmの深さまで達する溝部8を形成する。
かかる溝部8は、べベル部3におけるウェハ10の内面側の傾斜位置から水平方向へ、例えば、200〜600μ未満の位置に至るまでの横幅gを有する。なお、溝部8は、溝幅gを、例えば、1000μmの最大幅とした場合、べベル部3および半導体素子11側のウェハ10の表面12に亘って形成される。この場合、ウェハ10の表面12には、溝部8と半導体素子11とが互いにオーバーラップしない領域が確保される。
続いて、図5(c)に示すように、表裏を反転させたウェハ10の表面12を接着剤7を介して支持基板20に貼り合わせる。接着剤7は、上記した接着剤7をスピン塗布法などによりウェハ10の表面12に塗布することで形成される。
その後、グラインダ6によってウェハ10を裏面13から研削してウェハ10を200μm未満の厚さ、具体的には、例えば、33μmの厚さまで薄化する。
ここで、ウェハ10の裏面周縁部における溝部8によって分離されていない部分80は、ウェハの厚さ方向でウェハの表面12よりも遠い位置で研削によって取り除かれる。このため、かかる部分80が破断してウェハ10の研削面に巻き込まれた場合でも、ウェハ10を所望の厚さに薄化する間にウェハ10の研削面が平坦化する。
すなわち、本実施形態では、かかる部分80をウェハの表面12よりも遠い位置で取り除くことで、ウェハ10の裏面13の研削が終盤に近づくにつれて研削面に巻き込まれたかかる部分80のウェハ片の混入による影響が解消され、ウェハ10の研削面が徐々に平坦化する。
なお、ウェハ10の周縁部における溝部8によって分離されている部分81は、接着剤7によって固着されているため、研削のときにウェハ10の主面側の研削面に巻き込まれるおそれがない。
そして、図5(d)に示すように、研削によってウェハ10を所望の厚さf、この例では33μmの厚さまで薄化したときには、高い精度で平坦化されたウェハ10の裏面13が得られる。
その後、CMPによって、ウェハ10の裏面13を滑らかに仕上げる。そして、支持基板20からウェハ10を剥離して、かかるウェハ10を個片化する工程など後工程の処理が実施される。
上述したように、第2の実施形態に係る半導体装置の製造方法は、ダイシング加工を施す工程と、貼合工程と、薄化工程という3つの工程を含む。ダイシング加工を施す工程では、表面12に半導体素子11が設けられたウェハ10の周縁部に、ダイシングブレードを用いてウェハ10の外周に沿ってウェハ10の表面12から少なくとも200μm以上の深さeまで達する溝部8を形成する。
貼合工程では、ウェハ10の表面12を接着剤7を介して支持基板20に貼り合わせる。薄化工程では、ウェハ10を裏面13から研削してウェハ10を200μm未満の厚さfまで薄化する。
これにより、第2の実施形態に係る半導体装置の製造方法では、支持基板20へ貼り合わされたウェハ10を裏面13から研削して薄化する場合、高い精度で平坦化されたウェハ10の裏面13を得ることができ、半導体装置の歩留りを向上させることができる。
なお、上述した第2の実施形態に係る半導体装置の製造方法は、ウェハ10の周縁部に、ダイシングブレードを用いてダイシング加工を施しているが、レーザーを用いてダイシング加工を施してもよい。すなわち、レーザーを照射することでウェハ10にレーザーによって加工が施されない部位に比べて機械的強度が低い部位を形成するステルスダイシングであってもよい。
具体的には、ウェハ10の周縁部に、レーザーによりウェハ10の外周に沿ってウェハ10の表面12からウェハ10の厚さaの4分の1以上の深さe、例えば、200〜500μmの深さまで達する機械的強度が低い部位を形成する。
図6に示す例は、レーザーを用いてウェハ10の外周に沿ってウェハ10の表面12から少なくとも200μm以上の深さeまで達する機械的強度が低い部位9を形成する例である。図6は、第2の実施形態に係る半導体装置の他の製造工程を示す断面模式図である。なお、図6(a)〜図6(d)に示す工程と図5(a)〜図5(d)に示す工程とは、ウェハ10の表面側周縁部にレーザーを用いてウェハ10の外周に沿って機械的強度が低い部位9を形成する他は同じ内容の工程を示している。
図6(b)に示すように、レーザーは、ウェハ10の表面側周縁部に形成されたべベル部3における半導体素子11側の端部に照射される。これにより、ウェハ10の外周に沿ってウェハ10の表面12から少なくとも200μm以上の深さeまで達する機械的強度が低い部位9が形成される。
そして、図6(c)および図6(d)に示す工程を経て、研削によってウェハ10を所望の厚さfまで薄化することで、高い精度で平坦化されたウェハ10の裏面13が得られる。
このような形態であっても、支持基板20へ貼り合わされたウェハ10を裏面13から研削して薄化する場合、高い精度で平坦化されたウェハ10の裏面13を得ることができ、半導体装置の歩留りを向上させることができる。
また、かかる形態は、レーザーを用いてウェハ10の周縁部にダイシング加工を施しているため、ウェハ10のダイシング加工面をきれいに仕上げることができる。
(第3の実施形態)
次に、第3の実施形態に係る半導体装置の製造方法について説明する。かかる実施形態では、ウェハの周縁部を除去してウェハの表面側周縁に切欠部を形成した後、ウェハの周縁部にウェハの表面側から所望の深さまで達し、ウェハの外周に沿って連続するダシング加工を施している。
図7は、第3の実施形態に係る半導体装置の製造工程の断面視による説明図である。なお、図7に示す構成要素のうち、図5に示す構成要素と同じ構成要素については、図5に示す符号と同一の符号を付すことにより、ここではその説明を省略する。第3の実施形態に係る半導体装置の製造方法では、まず、ウェハ10(図5(a)参照)と支持基板20とを用意する。
次に、図7(a)に示すように、エッチングによってウェハ10の周縁部にウェハ10の表面12からウェハ10の厚さaの5分の1以下の深さh、例えば、50〜150μmの深さまで達し、ウェハ10の周縁に沿って連続した環状の浅い切欠部4aを形成する。かかる切欠部4aの幅は、この実施形態ではべベル部3が形成された周縁部の幅bと略同じ幅である。つまり、切欠部4aは、ウェハ10の周縁部におけるべベル部3をエッチングによって取り除くことで形成される。
続いて、図7(b)に示すように、ウェハ10の切欠部4aが形成された周縁部を、ダイシングブレードによりウェハ10の外周に沿ってウェハ10の表面12からウェハの厚さaの4分の1以上の深さe、例えば、200〜500μmの深さまで達する溝部8aを形成する。かかる溝部8aは、ウェハ10の周縁部における切欠部4aの内周面側から外方へ向かって形成される。
続いて、図7(c)に示すように、表裏を反転させたウェハ10の表面12を接着剤7を介して支持基板20に貼り合わせる。接着剤7は、上記した接着剤7をスピン塗布法などによりウェハ10の表面12に塗布することで形成される。その後、グラインダ6によってウェハ10を裏面13から研削してウェハ10を200μm未満の厚さ、具体的には、例えば、33μmの厚さまで薄化する。
そして、図7(d)に示すように、研削によってウェハ10を所望の厚さf、この例では33μmの厚さまで薄化することで、高い精度で平坦化されたウェハ10の裏面13が得られる。
その後、CMPによって、ウェハ10の裏面13を滑らかに仕上げる。そして、支持基板20からウェハ10を剥離して、かかるウェハ10を個片化する工程など後工程の処理が実施される。
上述したように、第3の実施形態に係る半導体装置の製造方法は、形成工程と、ダイシング加工を施す工程と、貼合工程と、薄化工程という4つの工程を含む。形成工程では、表面12に半導体素子11が設けられたウェハ10の周縁部をウェハ10の表面12からウェハ10の厚さaの5分の1以下の深さhまで除去して、ウェハ10の表面側周縁に浅い切欠部4aを形成する。
ダイシング加工を施す工程では、ウェハ10の周縁部に、ダイシングブレードを用いてウェハ10の外周に沿ってウェハ10の表面12から少なくとも200μm以上の深さeまで達する溝部8aを形成する。
貼合工程では、ウェハ10の表面12を接着剤7を介して支持基板20に貼り合わせる。薄化工程では、ウェハ10を裏面13から研削してウェハ10を200μm未満の厚さfまで薄化する。
これにより、第3の実施形態に係る半導体装置の製造方法では、支持基板20へ貼り合わされたウェハ10を裏面13から研削して薄化する場合、高い精度で平坦化されたウェハ10の裏面13を得ることができ、半導体装置の歩留りを向上させることができる。
また、かかる形態は、ウェハ10の周縁部を除去してウェハ10の周縁に沿って連続する環状の浅い切欠部4aを形成した後、ダイシングブレードを用いてウェハ10の外周に沿って切欠部4aの底面から所望の深さまで達する溝部8aを形成している。
したがって、図7(d)に示すように、研削終了時には、ウェハ10の周縁部における切欠部4aが形成された部分のウェハ片が除去されているため、裏面研削を終えたウェハ10を支持基板20から容易に剥離することができる。
なお、かかる形態は、ウェハ10の周縁部に、ダイシングブレードを用いてダイシング加工を施しているが、レーザーを用いてダイシング加工を施してもよい。具体的には、ウェハ10の切欠部4aが形成された周縁部に、レーザーによりウェハ10の外周に沿ってウェハ10の表面12から少なくとも200μm以上の深さeまで達する機械的強度が低い部位を形成する。
このような形態であっても、支持基板20へ貼り合わされたウェハ10を裏面13から研削して薄化する場合、高い精度で平坦化されたウェハ10の裏面13を得ることができ、半導体装置の歩留りを向上させることができる。
(第4の実施形態)
次に、第4の実施形態に係る半導体装置の製造方法について説明する。かかる実施形態では、ウェハを裏面から所望の厚さまで研削した後、ウェハの周縁部にレーザーによりウェハの外周に沿ってウェハの裏面から所望の深さまで達する機械的強度が低い部位を形成する。
図8は、第4の実施形態に係る半導体装置の製造工程の断面視による説明図である。なお、図8に示す構成要素のうち、図5および図7に示す構成要素と同じ構成要素については、図5および図7に示す符号と同一の符号を付すことにより、ここではその説明を省略する。第4の実施形態に係る半導体装置の製造方法では、まず、ウェハ10(図5(a)参照)と支持基板20とを用意する。
次に、エッチングによってウェハ10の周縁部にウェハ10の表面12からウェハ10の厚さaの5分の1以下の深さh、例えば、50〜150μmの深さまで達し、ウェハ10の周縁に沿って連続した環状の浅い切欠部4aを形成する(図7(a)参照)。
続いて、図8(a)に示すように、表裏を反転させたウェハ10の表面12を接着剤7を介して支持基板20に貼り合わせる。接着剤7は、上記した接着剤7をスピン塗布法などによりウェハ10の表面に塗布することで形成される。その後、グラインダ6によってウェハ10を裏面13から研削して、ウェハ10の表面12からウェハ10の厚さaの2分の1以上の厚さi、例えば、400μmの厚さまで薄化する。
そして、図8(b)に示すように、ウェハ10の周縁部にレーザーによりウェハ10の外周に沿ってウェハ10の裏面13から切欠部4aが形成された表面12まで機械的強度が低い部位9aを形成する。具体的には、ウェハ10の周縁部における切欠部4aの内周面の直上にレーザーを照射することでウェハ10にレーザーによって加工が施されない部位に比べて機械的強度が低い部位9aを形成する。
次に、図8(c)に示すように、再び、グラインダ6によってウェハ10を裏面13から研削して、ウェハ10を200μm未満の厚さ、具体的には、例えば、33μmの厚さまで薄化する。
そして、図8(d)に示すように、研削によってウェハ10を所望の厚さf、この例では33μmの厚さまで薄化することで、高い精度で平坦化されたウェハ10の裏面13が得られる。
その後、CMPによって、ウェハ10の裏面13を滑らかに仕上げる。そして、支持基板20からウェハ10を剥離して、かかるウェハ10を個片化する工程など後工程の処理が実施される。
上述したように、第4の実施形態に係る半導体装置は、形成工程と、貼合工程と、第1薄化工程と、ダイシング加工を施す工程と、第2薄化工程という5つの工程を含む。形成工程では、表面12に半導体素子11が設けられたウェハ10の周縁部をウェハ10の表面12からウェハ10の厚さaの5分の1以下の深さhまで除去して、ウェハ10の表面側周縁に浅い切欠部4aを形成する。
貼合工程では、ウェハ10の表面12を接着剤7を介して支持基板20に貼り合わせる。第1薄化工程では、ウェハ10を裏面13から研削して、ウェハ10の表面12からウェハ10の厚さaの2分の1以上の厚さiまで薄化する。
ダイシング加工を施す工程では、ウェハ10の周縁部にレーザーによりウェハ10の外周に沿ってウェハ10の裏面13から切欠部4aが形成された表面12まで達する機械的強度が低い部位9aを形成する。第2薄化工程では、ウェハ10を裏面13から研削してウェハ10を200μm未満の厚さfまで薄化する。
これにより、第4の実施形態に係る半導体装置の製造方法では、支持基板20へ貼り合わされたウェハ10を裏面13から研削して薄化する場合、高い精度で平坦化されたウェハ10の裏面13を得ることができ、半導体装置の歩留りを向上させることができる。
また、かかる形態は、ウェハ10の周縁部を除去してウェハ10の周縁に沿って連続する環状の浅い切欠部4aを形成した後、レーザーを用いてウェハ10の外周に沿ってウェハ10の裏面13から切欠部4aの底面まで達する機械的強度が低い部位9aを形成している。
したがって、図8(d)に示すように、研削終了時には、ウェハ10の周縁部における切欠部4aが形成された部分のウェハ片が除去されているため、裏面研削を終えたウェハ10を支持基板20から容易に剥離することができる。
また、かかる形態は、ウェハ10の裏面13を所望の厚さiまで研削した後、レーザーを用いてウェハ10の周縁部にダイシング加工を施している。そのため、ウェハ10に対するレーザーの照射時間を短く抑えることができ、ウェハ10のレーザーによる熱の影響を抑えることができる。
また、かかる形態は、レーザーを用いてウェハ10の周縁部にダイシング加工を施しているため、ウェハ10のダイシング加工面をきれいに仕上げることができる。
また、第1から第4の実施形態に係る半導体装置の製造方法では、ウェハ10の表面12を接着剤7を介して支持基板20に貼り合わせているが、この形態に限られない。他の形態としては、接着剤7を用いずに、ウェハ10の表面12を支持基板20に直接接合してもよい。
かかる形態であっても、支持基板20へ貼り合わされたウェハ10を裏面13から研削して薄化する場合、高い精度で平坦化されたウェハ10の裏面13を得ることができ、半導体装置の歩留りを向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 ウェハ、 11 半導体素子、 12 表面、 13 裏面、 20 支持基板、 3 べベル部、 4,4a 切欠部、 5 庇部分、 6 グラインダ、 7 接着剤、 8,8a 溝部 9,9a 機械的強度が低い部位

Claims (5)

  1. 表面に半導体素子が設けられたウェハの周縁部を、前記ウェハの表面側から少なくとも200μm以上の深さまで除去して、前記ウェハの表面側周縁に切欠部を形成する工程と、
    前記ウェハの表面を支持基板に貼り合わせる工程と、
    前記ウェハを裏面側から研削して前記ウェハを200μm未満の厚さまで薄化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 表面に半導体素子が設けられたウェハの周縁部に、前記ウェハの表面側から少なくとも200μm以上の深さまで達し、前記ウェハの外周に沿って連続する溝部を形成する工程と、
    前記ウェハの表面を支持基板に貼り合わせる工程と、
    前記ウェハを裏面側から研削して前記ウェハを200μm未満の厚さまで薄化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  3. 表面に半導体素子が設けられたウェハの周縁部に、前記ウェハの表面側から少なくとも200μm以上の深さまで達し、前記ウェハの外周に沿って、その周囲に比べて機械的強度が低い部位を、レーザーを用いて形成する工程と、
    前記ウェハの表面を支持基板に貼り合わせる工程と、
    前記ウェハを裏面側から研削して前記ウェハを200μm未満の厚さまで薄化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  4. 前記溝部を形成する工程の前に、
    前記ウェハにおける前記溝部を形成する位置を含む周縁部を除去して前記ウェハの表面側周縁に切欠部を形成する工程
    を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
  5. 前記部位を形成する工程の前に、
    前記ウェハにおける前記部位を形成する位置を含む周縁部を除去して前記ウェハの表面側周縁に切欠部を形成する工程
    を含むことを特徴とする請求項3に記載の半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108436604A (zh) * 2018-04-23 2018-08-24 宜特(上海)检测技术有限公司 应用于低介电材质覆晶芯片的防脱层研磨方法
JP2019063818A (ja) * 2017-09-29 2019-04-25 三星ダイヤモンド工業株式会社 複層脆性材料基板の作製方法および作製システム
WO2019208359A1 (ja) * 2018-04-27 2019-10-31 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP2020057709A (ja) * 2018-10-03 2020-04-09 株式会社ディスコ ウェーハの加工方法
JP2020088187A (ja) * 2018-11-27 2020-06-04 株式会社ディスコ ウェーハの加工方法
JP2020088101A (ja) * 2018-11-21 2020-06-04 東京エレクトロン株式会社 基板処理装置及び基板処理方法
JP2021100071A (ja) * 2019-12-23 2021-07-01 東京エレクトロン株式会社 基板処理装置及び基板処理方法
KR20210122628A (ko) * 2020-03-31 2021-10-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼 본딩 및 다이싱을 위한 에지 트리밍 방법
JP2022002312A (ja) * 2018-04-27 2022-01-06 東京エレクトロン株式会社 基板処理システム及び基板処理方法
US11830847B2 (en) 2020-09-10 2023-11-28 Kioxia Corporation Manufacturing method of semiconductor device and semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016109693B4 (de) * 2016-05-25 2022-10-27 Infineon Technologies Ag Verfahren zum Trennen von Halbleiterdies von einem Halbleitersubstrat und Halbleitersubstratanordnung
US9905466B2 (en) * 2016-06-28 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer partitioning method and device formed
JP7237464B2 (ja) * 2018-05-24 2023-03-13 キオクシア株式会社 半導体装置の製造方法
JP7132042B2 (ja) * 2018-09-10 2022-09-06 株式会社ディスコ 加工装置
JP2023530508A (ja) 2020-11-19 2023-07-18 長江存儲科技有限責任公司 半導体ウエハを処理する方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
JP2009131942A (ja) * 2007-11-30 2009-06-18 Hamamatsu Photonics Kk 加工対象物研削方法
JP2009283802A (ja) * 2008-05-26 2009-12-03 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置の製造方法
US20140051233A1 (en) * 2012-08-15 2014-02-20 Globalfoundries Inc. Methods of thinning and/or dicing semiconducting substrates having integrated circuit products formed thereon

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3798590B2 (ja) * 1999-11-04 2006-07-19 ローム株式会社 半導体装置の製造方法および研削装置
JP5643036B2 (ja) * 2010-09-14 2014-12-17 株式会社ディスコ 光デバイスウエーハの加工方法
JP5665511B2 (ja) * 2010-12-10 2015-02-04 株式会社東芝 半導体装置の製造方法、製造プログラム、および製造装置
JP2013131652A (ja) * 2011-12-21 2013-07-04 Fujitsu Semiconductor Ltd 半導体装置の製造方法、半導体ウェハの加工方法、半導体ウェハ
KR102072140B1 (ko) * 2013-06-26 2020-02-03 삼성디스플레이 주식회사 유기 발광 표시 장치
JP6197422B2 (ja) * 2013-07-11 2017-09-20 富士通セミコンダクター株式会社 半導体装置の製造方法および支持基板付きウェハ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
JP2009131942A (ja) * 2007-11-30 2009-06-18 Hamamatsu Photonics Kk 加工対象物研削方法
JP2009283802A (ja) * 2008-05-26 2009-12-03 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置の製造方法
US20140051233A1 (en) * 2012-08-15 2014-02-20 Globalfoundries Inc. Methods of thinning and/or dicing semiconducting substrates having integrated circuit products formed thereon

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019063818A (ja) * 2017-09-29 2019-04-25 三星ダイヤモンド工業株式会社 複層脆性材料基板の作製方法および作製システム
CN108436604A (zh) * 2018-04-23 2018-08-24 宜特(上海)检测技术有限公司 应用于低介电材质覆晶芯片的防脱层研磨方法
CN108436604B (zh) * 2018-04-23 2020-12-08 苏试宜特(上海)检测技术有限公司 应用于低介电材质覆晶芯片的防脱层研磨方法
WO2019208359A1 (ja) * 2018-04-27 2019-10-31 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP7149393B2 (ja) 2018-04-27 2022-10-06 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP7109537B2 (ja) 2018-04-27 2022-07-29 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP2022002312A (ja) * 2018-04-27 2022-01-06 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JPWO2019208359A1 (ja) * 2018-04-27 2021-05-13 東京エレクトロン株式会社 基板処理システム及び基板処理方法
JP2020057709A (ja) * 2018-10-03 2020-04-09 株式会社ディスコ ウェーハの加工方法
JP2020088101A (ja) * 2018-11-21 2020-06-04 東京エレクトロン株式会社 基板処理装置及び基板処理方法
JP7161923B2 (ja) 2018-11-21 2022-10-27 東京エレクトロン株式会社 基板処理装置及び基板処理方法
JP7460322B2 (ja) 2018-11-27 2024-04-02 株式会社ディスコ ウェーハの加工方法
JP2020088187A (ja) * 2018-11-27 2020-06-04 株式会社ディスコ ウェーハの加工方法
JP2021100071A (ja) * 2019-12-23 2021-07-01 東京エレクトロン株式会社 基板処理装置及び基板処理方法
JP7412161B2 (ja) 2019-12-23 2024-01-12 東京エレクトロン株式会社 基板処理装置及び基板処理方法
US11482506B2 (en) 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing
KR102445596B1 (ko) * 2020-03-31 2022-09-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼 본딩 및 다이싱을 위한 에지 트리밍 방법
KR20210122628A (ko) * 2020-03-31 2021-10-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼 본딩 및 다이싱을 위한 에지 트리밍 방법
US11830847B2 (en) 2020-09-10 2023-11-28 Kioxia Corporation Manufacturing method of semiconductor device and semiconductor device

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