JP2688178B2 - プラスチック包装モジュールからの半導体チップの回収方法 - Google Patents

プラスチック包装モジュールからの半導体チップの回収方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プラスチック封止半導
体チップに関するものであり、詳細には、チップに損傷
を与えることなく封止されたプラスチックで包装したモ
ジュールから、裸の半導体チップを回収するための方法
に関するものである。その結果、この方法により、あら
ゆる目的、たとえば、検査、分析、再使用（おそらく修
理後）などのために、完全に機能し試験可能なチップを
回収することができる。本発明の方法は、半導体チップ
がプラスチックの封止樹脂中に成形されている場合で
も、いかなるプラスチック包装モジュールにも適用する
ことができる。
【０００２】
【従来の技術】プラスチック・パッケージの開封（デパ
ッケージング）は、プラスチック包装部品、通常は半導
体チップの構造および故障の分析に絶対に必要である。
特に、故障分析の場合には、欠陥のあるチップの原因確
認は、チップ中に集積されたデバイスについても、金属
相互接続についても、完全性を保っていることを意味す
る。同様に、製品の信頼性、物理的設計の確認、および
デバイスの構造パターンの検証の目的で、ＶＬＳＩデバ
イスを物理的に評価する必要があることが多い。最後
に、現在、裸のチップを販売しない供給業者もあるた
め、実証しうる裸のチップの市場での大量供給にはむら
がある。この状況は、一部のモジュール製造業者に、包
装済みチップを購入したり、相当の費用をかけて、チッ
プを再使用のために取り外したりせざるを得なくしてい
る。これらのモジュール製造業者には、裸のチップの品
質は重要な問題であり、これは、製造業者がチップを再
使用するには機能が完全でないことを発見するのを望ま
ないためである。その結果、機能性の問題の他に、チッ
プの試験ができることも重要な問題となる。これは、封
止を開封する方法が、チップが機能できるだけでなく、
試験のために良好な状態であることが必要なためであ
る。したがって、解決すべき基本的な問題は、プラスチ
ック包装モジュールに封入された裸の半導体（主として
シリコン）チップを、その物理的、電気的完全性を変化
させることなく回収するために開封する信頼性のある方
法を開発することである。
【０００３】高温の発煙硝酸を使用する湿式化学法は、
窒化シリコン（Ｓｉ3Ｎ4）および（または）二酸化シリ
コン（ＳｉＯ2）で受動化したシリコン・チップに広く
使用されている。シリコン・チップをポリイミドで受動
化する場合には、硝酸がポリイミドを損傷させ、チップ
の機能性が維持できないため、この方法は使用できない
（ポリイミドによる受動化の場合は、手動による研磨の
みが使用される）。最近ＳｉＯ2／Ｓｉ3Ｎ4で受動化し
たシリコン・チップに生じるさらに特定の問題は、非常
に硬質の、耐エッチング性のプラスチックをチップを封
止する成形材料として使用する場合に生じる。たとえ
ば、東芝ＫＥ２０００Ｈ樹脂はこの範疇に入る。この樹
脂は、封止性、信頼性、および純度（汚染物質のないこ
と）に関しては優れた特性を有する。残念ながら、封入
されたチップを損傷することなく樹脂を完全に除去する
ことは、この樹脂が発煙硝酸を含むいかなる酸にも侵さ
れないため、きわめて困難である。
【０００４】図１ないし図３は、シリコン・チップが成
形されたＳＯＪ型（Ｊ字型リードを有するＳＯ集積回
路）の従来のプラスチック包装モジュールを示す。図１
は、プラスチック包装モジュールのプラスチック封入部
を除去した切り欠き図、図２は、モジュールの断面図、
図３は、チップ端子接続システム付近の拡大略図を示
す。図１に戻ると、能動面を上部に取り付けたシリコン
・チップ１１を有する従来のプラスチック包装モジュー
ル１０が示されている。包装済みモジュール１０は、好
ましくは複合重合体層１４によりシリコン・チップ１１
に接着した封止樹脂１３を介して延びる、複数のリード
・フレーム導体１２を有する。通常、この複合層は、ア
ルファ・バリア層１４ｂに接着したポリイミド重合体層
１４ａで形成されたサンドイッチで構成される。アルフ
ァ・バリア層は、融点が１７５℃を超え、イオン化する
物質を含有しない重合体材料の皮膜である。アルファ・
バリアとして使用できる重合体材料のひとつにＫＡＰＴ
ＯＮ（デュポン（DuPont）の商標）がある。直径３０μ
ｍの金線１５を、リード・フレームの各導体とチップの
接点ゾーンとの間に超音波接着する。さらに、この複合
重合体層１４は、リード・フレーム導体が、チップの損
傷の原因となる過度の熱を放散させれば、有用となるで
あろう。
【０００５】金線１５をチップ１１に接続した端子接続
システム近傍の構造の詳細を、図３の拡大図に示す。図
３に移ると、タングステン・スタッド（図示されていな
い）を含むリンケイ酸ガラス（ＰＳＧ）までシリコン基
板１６（能動／受動デバイスを形成した）からなる標準
シリコン・チップ１１が示されている。第１のメタライ
ゼーション・レベル（Ｍ１）は、ランド１７で示され
る。受動化層１８がその上に形成されている。通常、本
発明の範囲によれば、この受動化層１８は、当業者には
周知のように、この受動化層１８は、窒化シリコン（Ｓ
ｉ3Ｎ4）および（または）二酸化シリコン（ＳｉＯ2）
などの、無機材料で形成される。受動化層１８には、開
口またはバイア・ホールが形成されている。第２レベル
のメタライゼーション（Ｍ２）がこのバイア・ホール中
に形成され、その結果、金線１５が接続された接点ゾー
ン１９を形成している。たとえば、１６ＭｂのＤＲＡＭ
チップ製造に使用する進歩したＣＭＯＳ技術によれば、
第１および第２のメタライゼーション・レベルは、それ
ぞれ複合メタラジ、Ｔｉ−ＡｌＣｕＳｉ−ＴｉＮ−Ｓ
ｉ、およびＴｉ−ＡｌＣｕＳｉ−ＴｉＮからなる。金線
１５の他端は、リード・フレーム（図示されていない）
の内部リードすなわち導体１２のひとつに接続されてい
る。金線１５をチップの接点ゾーン１９に超音波接着す
ると、図３の拡大図に明らかに示すように、球形の接続
２０が形成される。
【０００６】図１ないし図３の好ましい実施例では、チ
ップ接点ゾーン１９は、縦軸に沿ったチップ１１の中央
部に沿って位置する。このように、図１ないし図３のプ
ラスチック包装モジュール１０は、多くの点で魅力があ
る。アルファ・バリアとして機能する役割に加えて、複
合重合体層１４は、導体１２（チップ表面のかなりの部
分を占める）と共働して、チップが発生する熱の放散を
容易にする。さらに、接続線１５が短いため、チップの
応答の高速化に役立っている。この特殊なチップとパッ
ケージングの総合技術は、米国特許第４７９６０９８号
および第４８６２２４５号明細書に記載されている。こ
の技術は、１、４、および１６ＭｂのＤＲＡＭチップに
広く使用され（１６Ｍｂの場合、チップの接点ゾーンを
含む中央部は、図１ないし図３に示すように縦方向では
なく横方向である）、現在では商品名のＡ線（Ａはエリ
ア・ウィンドウの略）で呼ばれている。
【０００７】東芝ＫＥ２０００Ｈ（上記の進歩した半導
体メモリ製品の封入に広く用いられている）などの硬質
の成形樹脂を除去するための従来の方法の、各種の工程
について、図４ないし図９を参照して説明する。
【０００８】図４ないし図７には、開封方法の各工程で
の図１ないし図３のモジュール１０を示す。図８および
図９は、プラズマ・エッチング前後のチップ端子接続シ
ステム近傍を拡大した顕微鏡写真である。従来の方法に
は、高温発煙硝酸は絶対に使用しないことは注目すべき
である。
【０００９】１）図１ないし図３のモジュール１０の上
面を、金属研磨ディスク（粒度６０μｍ、３００ｒｐ
ｍ）と、ＰＲＥＳＩ Ｍｅｃａｐｏｌ Ｐ２５０などの
従来の手動研磨機で、リード・フレームに達するまで粗
く研磨する。好ましくは、この工程は、端子接続システ
ムを破損するほど上面を過度に研磨することのないよう
に、監視しなければならない。この研磨工程中に、ディ
スクに対してモジュールの上面の平坦度を調整すること
が望ましい。得られたモジュールを図４に示す。
【００１０】２）次に、モジュール１０からピンセット
を用いてリード・フレームを取り外す。得られたモジュ
ールを図５に示す。
【００１１】３）研磨を続け、複合重合体層１４を除去
する。工程１と同じ金属研磨ディスクを用いて、ＫＡＰ
ＴＯＮの上層１４ｂを除去する。下層のポリイミド層１
４ａは、これより粒度の細かい（たとえば９μｍ）の金
属ディスクを用いて除去するのが好ましい。この研磨工
程は、きわめて注意深く監視し、保護受動化層１８が研
磨される前に停止しなければならない。得られたモジュ
ールを図６に示す。封止用樹脂１３が層１４の重合体材
料よりはるかに硬度が高いため、重合体材料層１４が完
全に除去されても、少量の樹脂１３が残り、チップの中
央部をコーティングし、これが特に視覚によるチップの
検査の妨げとなる。図８の顕微鏡写真は、研磨工程後に
残った樹脂コーティング中に埋め込まれた球形の接続２
０のパッド型部分を示す。
【００１２】４）この残った樹脂コーティングを除去す
るには、一般に２つの工程、すなわち比較的粗い研磨
と、細かいＯ2プラズマ・エッチングとを必要とする。
後者は、可能な限り短時間行う。これは、無機材料がＯ
2プラズマに敏感であるためである。
【００１３】工程４−１で、モジュールの上面を研磨布
（粒度６μｍ）および研磨ペースト（ビューラ・ダイヤ
モンド（Buehler Diamond）など）により静かに研磨し
て、この残った樹脂コーティングの大部分を除去する。
同様に、チップの機能性を維持するため、下層の受動化
層１８に傷を付けないように注意しなければならない。
【００１４】工程４−２では、得られたモジュールの上
面を反応性イオン・エッチング装置を用いてＯ2雰囲気
でプラズマ・エッチングにかけ、等方性エッチングを行
う。この工程も注意深く監視しなければならない。エッ
チング時間は、残った樹脂コーティングをすべて除去す
るのに十分な時間でなければならないが、上記受動化層
１８の損傷を避けるため、長すぎてはならない。この工
程に適した反応性イオン・エッチング装置は、ＰＬＡＳ
ＳＹＳ ＭＤＳ１５０である。主な運転パラメータは電
力８５０Ｗ、Ｏ2流量３０分２サイクルで２０ｃｃであ
る。最後に、チップを脱イオン水で洗浄する。図７で明
らかなように、工程のこの段階では、チップはまだ、チ
ップ１１の受動面と側壁を封止する樹脂中に成形されて
いる。図９の顕微鏡写真は、この工程の最終段階（完了
に成功した場合）でも、チップの接点ゾーンに付着して
残るパッド型の部分を示す。
【００１５】この従来の開封方法には不便な点がある。
重合体層１４と、少なくとも一部の残った樹脂コーティ
ングとを除去するための研磨工程は、チップ端子接続シ
ステムの破壊（この完全性が試験ができるために必
要）、および受動化層の損傷（チップの機能性のため）
を避けるために、きわめて正確に制御しなければならな
い。さらに、本方法によれば、プラズマ・エッチング工
程が必要であり、そのために高価なプラズマ反応性イオ
ン・エッチング装置が必要になる。このプラズマ・エッ
チング工程は比較的長時間（処理時間が１時間）を必要
とし、酸素プラズマがＳｉＯ2／Ｓｉ3Ｎ4のチップ受動
化層１８を浸食する性質があるため、正確な制御を必要
とする。実際に、中央部に残った樹脂コーティングをす
べて除去することは不可能であるため、チップの試験可
能率は常に１０％未満である。さらに、一般に有害な汚
染効果が認められている。汚染は反応性イオン・エッチ
ング装置の内壁を汚染し、走査電子顕微鏡装置も汚染す
るプラスチックが周囲に存在するために生じる。その結
果、上記の従来の開封方法には、結果の操作員依存性が
高い、成功率が低い、試料作成時間が長い、端子接続シ
ステムが破壊されることが多い、などの多くの問題があ
る。さらに、この方法はチップの寸法が大きくなるにつ
れてより困難になる。このことにより、近い将来この方
法の効率が悪くなることが予想される。したがって、こ
の従来の開封方法は多くの点で不満足である。
【００１６】
【発明が解決しようとする課題】本発明の主目的は、チ
ップの機能性および試験可能性に影響を与えることな
く、プラスチック包装モジュールから裸の半導体チップ
を回収するための方法を提供することにある。
【００１７】本発明の他の目的は、封止樹脂を完全に除
去できる、プラスチック包装モジュールから裸の半導体
チップを回収するための方法を提供することにある。
【００１８】本発明の他の目的は、端子接続システムの
完全性を維持しながら、プラスチック包装モジュールか
ら裸の半導体チップを回収するための方法を提供するこ
とにある。
【００１９】本発明の他の目的は、どの種類の封止樹脂
にも適用できる、プラスチック包装モジュールから裸の
半導体チップを回収するための方法を提供することにあ
る。
【００２０】本発明の他の目的は、比較的簡単で安価
な、プラスチック包装モジュールから裸の半導体チップ
を回収するための方法を提供することにある。
【００２１】本発明の他の目的は、チップおよび処理／
検査装置を汚染することのない、プラスチック包装モジ
ュールから裸の半導体チップを回収するための方法を提
供することにある。
【００２２】本発明の他の目的は、完全自動の、プラス
チック包装モジュールから裸の半導体チップを回収する
ための方法を提供することにある。
【００２３】
【課題を解決するための手段】本発明の開封方法は、成
形されたプラスチック包装モジュールから、破損しない
裸のシリコン・チップを回収することを目的としてい
る。チップがリード・フレームの導線にワイヤ・ボンデ
ィングされた接点ゾーンを有し、高温の発煙硝酸に耐え
る封止樹脂中に成形された種類のプラスチック包装モジ
ュールでは、上記開封方法は基本的に下記の工程からな
る。 １）リード・フレームが露出するまで、モジュールの上
面を研磨する。 ２）リード・フレームを除去する。 ３）シリコン・チップの受動面がほぼ露出するまで、モ
ジュールの下面を粗く研磨する。 ４）得られたモジュールを、約８０〜１５０℃の温度に
加熱した発煙硝酸に、約４〜１０分間浸漬する。 ５）得られたモジュールを、直ちに冷却して熱衝撃を起
こさせ、これにより所期の裸のシリコン・チップを残し
て、残ったプラスチックの封止樹脂をすべて除去する。
【００２４】おそらく最終の洗浄工程後は、チップは分
析できる状態になる。
【００２５】任意で、電気試験が必要な場合には、チッ
プを水銀浴に浸漬してチップの接点ゾーンを露出させる
ことにより、球形の接続を行わないこともできる。
【００２６】好ましい実施例では、熱衝撃はモジュール
を１２０℃の純粋な発煙硝酸に８分間浸漬した後、モジ
ュールをチップに周囲温度の圧縮空気を吹き付けて冷却
することにより起こさせる。
【００２７】本発明の方法により、チップ、特にチップ
の受動化層を損傷することなく、封止樹脂を完全に除去
することができ、これにより、チップの機能性が維持さ
れる。樹脂コーティングがチップの中央部に残らないた
め、チップの試験可能率が最大（１００％）となる。
【００２８】
【実施例】本発明の方法の好ましい実施例を、その処理
工程を示す図１０ないし図１３を参照して説明する。
【００２９】１）モジュール１０を、手で支持した固定
装置に固定するか、研磨装置のアームに固定する。モジ
ュールは、研磨ディスクに対して上下反対に示してあ
る。モジュール１０の上面を、粒度が１２０〜２００μ
ｍ（粒度は重要ではない）のダイヤモンド金属ディスク
を回転して研磨し、封止樹脂１３の上面を除去する。研
磨はリード・フレームの金属導体１２が露出するまで続
ける。運転条件は、上述の従来の方法と同様である。図
１０に工程のこの段階のモジュール１０を示す。
【００３０】２）図１１に示すように、ピンセットを用
いてリード・フレームを除去する。任意で、モジュール
の上面を、細かい研磨にかけてリード・フレームの下に
残った微量の接着剤を除去してもよい。
【００３１】上記の工程１および２は、上記の従来の開
封方法の対応する工程と全く同じである。しかし、工程
１は注意深く監視する必要はない。リード・フレームが
損傷するかどうかは問題ではない。実際に、ＫＡＰＴＯ
Ｎシート１４ｂ（図１参照）まで達してもかまわない。
【００３２】３）次に、本発明の教示に従って、工程
１）と同様の運転条件で、モジュール１０の裏面を粗く
研磨する。封止樹脂１３をシリコン・チップ１１の受動
面が露出するまで除去するには、ディスクの粒度は１２
０μｍが適当である。監視は、たとえば残った樹脂の厚
みを測定して自動的に行っても、目視で検出してもよ
い。工程３）を終了した状態のモジュールを図１２に示
す。
【００３３】４）次に、本発明の教示に従って、モジュ
ールに熱衝撃を与える重要な工程を行う。この熱衝撃
は、加熱、冷却、加熱の３段階により行うのが好まし
い。
【００３４】工程４−１により、約１２０℃の温度に加
熱した加熱プレートの上に置いた容器に入れた高温の純
粋な発煙硝酸にモジュールを浸漬する。この工程に要す
る時間は約８分である。場合によっては、加熱だけで十
分であるが、下記に説明するように、発煙硝酸と加熱を
組み合わせることにより、この工程の最後に樹脂１３を
完全に除去するため、きわめて効率が高いことが示され
ている。
【００３５】工程４−２で、加熱したモジュール１０
を、直ちに急冷する。たとえば、冷却し、または周囲温
度の空気または中性ガスなどの圧縮気体を、モジュール
に吹き付ける。工程４−２を終了すると、残った樹脂の
すべてまたはほとんどすべてが飛び散り、全く損傷のな
い裸のチップのみが残る。
【００３６】工程４−３では、チップを再び高温の発煙
硝酸に浸漬する。この工程は、方法のこの段階で残る可
能性のあるプラスチックの残渣を完全に除去するために
行う。加熱プレートの温度は、この場合も１２０℃と
し、時間は約３〜４分である。
【００３７】最後に、裸のチップを脱イオン水で洗浄し
た後、標準の方法に従い、アセトンに浸漬した複写フィ
ルムを使用して洗浄する。これによりチップは検査／分
析ができる状態となる。工程のこの段階で、図１３に示
すように、裸のチップが破損せずに回収される。図１４
の拡大図で、上述の従来の方法と異なり、チップの端子
接続システムは劣化していない。
【００３８】５）チップの試験が必要であれば、金の球
形接続を除去しなければならない。このためには、チッ
プ１１を下向きに（能動面を下に）して、撹拌した水銀
浴に浮かす。撹拌は時間を限定し（たとえば４５分）金
線１５の残った部分と球形接続２０が完全に除去されな
いようにし、図１５の拡大図に示すように、薄い金メッ
キしたチップの部分が残るようにする。この工程は、チ
ップの試験可能性を改善するために必要であり、この工
程なしには、図１４に示す端子接続の残った部分にプロ
ーブの尖端で接触するのがきわめて困難になる。反対
に、比較的平坦で大きい露出した接点ゾーンに上記のプ
ローブの尖端を当てるのは、きわめて容易である。最後
に、芳醇の方法に従って、チップ１１を複写フィルム
（酢酸セルロース）を使用して洗浄する。
【００３９】本発明の方法により、チップがＳｉＯ2ま
たはＳｉ3Ｎ4により受動化されている限り、いかなる種
類の封止樹脂も除去することができる。本発明の方法
は、ポリイミドで受動化したチップには適用されない。
本発明の方法により処理したモジュールは、チップが１
００％の機能性と試験可能性を示す。特にチップの接点
ゾーンが劣化せず、試験プローブに完全に接触する。さ
らに、チップの機能性に関しては、物理的または電気的
な劣化は認められていない。本発明の開封方法は、回収
した裸のチップを試験／検査または故障の解析の目的に
使用する限り、きわめて有用である。しかし、チップを
おそらく修理後に再使用する場合にも、興味が深い。従
来の技術による方法と比較して、本発明の方法は、チッ
プの端子接続システムの完全性を維持する。さらに、チ
ップには汚染（プラスチックの残渣による）がない。本
発明の開封方法は比較的簡単で、安価（反応性イオン・
エッチング装置を必要としないため）であり、成功率は
１００％と高い。
【００４０】本発明の方法は、ＳＯＪパッケージ、ＰＬ
ＣＣパッケージ、ＳＯＰなど、多くの種類のプラスチッ
ク包装モジュールに適用できる。上記の開封方法は、他
の多くの種類の電子部品にも直接適用できる。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４２】（１）チップの接点ゾーンが金属のリード
・フレームの導体に接続された金属線により接続され、
チップが発煙硝酸によるエッチングに耐えるプラスチッ
クの封止樹脂中に成形されたプラスチック包装モジュー
ルから、破損していない裸の半導体チップを回収する方
法において、 ａ）リード・フレームの導体が露出するまで、モジュー
ルの上面を研磨する工程と、 ｂ）リード・フレームを除去する工程と、 ｃ）シリコン・チップの受動面がほぼ露出するまで、モ
ジュールの下面を粗く研磨する工程と、 ｄ）得られたモジュールを、チップの機能性に有害な影
響を与えないように、約８０℃を超える温度に所定の時
間加熱する工程と、 ｅ）上記得られたモジュールを、直ちに冷却して熱衝撃
を起こさせ、これにより所期の裸のシリコン・チップを
残して、残ったプラスチックの封止樹脂をすべて除去す
る工程とを含むことを特徴とする半導体チップを回収す
る方法。 （２）上記の方法がさらに、 ｆ）上記チップ接点ゾーンの近傍の線を除去する工程を
含むことを特徴とする、上記（１）に記載の方法。 （３）得られたモジュールを加熱する上記工程ｄ）が、 ｄ１）約８０〜１５０℃の温度に加熱した発煙硝酸に、
約４〜１０分間浸漬する工程からなる、上記（１）また
は（２）に記載の方法。 （４）熱衝撃を形成する上記工程ｅ）が、 ｅ１）周囲温度の圧縮空気を吹き付ける工程からなる、
上記（１）、（２）または（３）に記載の方法。 （５）上記工程ｆ）が、チップを撹拌した水銀浴に約４
５分間浸漬する工程からなる、上記（２）に記載の方
法。
【００４３】
【発明の効果】以上述べたように、本発明の方法によれ
ば、封止樹脂はすべて除去され、チップに損傷を与える
ことなく、裸のチップを回収することができる。
【図面の簡単な説明】
【図１】シリコン・チップを成形したＳＯＪ型の従来の
プラスチック包装モジュールの、封止樹脂を除去した切
り欠き図である。
【図２】図１のモジュールの断面図である。
【図３】図１のモジュールの、チップの接点接続システ
ムの近傍を示す拡大略図である。
【図４】従来の技術の方法による図１のプラスチック包
装モジュールから裸のチップを回収する工程の、各段階
を示す図である。
【図５】従来の技術の方法による図１のプラスチック包
装モジュールから裸のチップを回収する工程の、各段階
を示す図である。
【図６】従来の技術の方法による図１のプラスチック包
装モジュールから裸のチップを回収する工程の、各段階
を示す図である。
【図７】従来の技術の方法による図１のプラスチック包
装モジュールから裸のチップを回収する工程の、各段階
を示す図である。
【図８】従来の方法によるプラズマ・エッチング前のチ
ップの端子接続の様子を示した拡大図である。
【図９】従来の方法によるプラズマ・エッチング後のチ
ップの端子接続の様子を示した拡大図である。
【図１０】本発明の方法の好ましい実施例による、工程
の各段階における、図１のモジュールを示す図である。
【図１１】本発明の方法の好ましい実施例による、工程
の各段階における、図１のモジュールを示す図である。
【図１２】本発明の方法の好ましい実施例による、工程
の各段階における、図１のモジュールを示す図である。
【図１３】本発明の方法の好ましい実施例による、工程
の各段階における、図１のモジュールを示す図である。
【図１４】金の球形の接続を除去する前の、チップの端
子接続の様子を示した拡大図である。
【図１５】金の球形の接続を除去した後の、チップの端
子接続の様子を示した拡大図である。
【符号の説明】
１０ 包装済みモジュール １１ シリコン・チップ １２ リード・フレーム導体 １３ 封止樹脂 １４ 複合重合体層 １５ 金線 １６ シリコン基板 １７ ランド １８ 受動化層 １９ チップ接点ゾーン ２０ 球形接続

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】チップの接点ゾーンが金属のリード・フレ
    ームの導体に接続された金属線により接続され、チップ
    が発煙硝酸によるエッチングに耐えるプラスチックの封
    止樹脂中に成形されたプラスチック包装モジュールか
    ら、破損していない裸の半導体チップを回収する方法に
    おいて、 ａ）リード・フレームの導体が露出するまで、モジュー
    ルの上面を研磨する工程と、 ｂ）リード・フレームを除去する工程と、 ｃ）シリコン・チップの受動面がほぼ露出するまで、モ
    ジュールの下面を粗く研磨する工程と、 ｄ）得られたモジュールを、チップの機能性に有害な影
    響を与えないように、約８０℃を超える温度に所定の時
    間加熱する工程と、 ｅ）上記得られたモジュールを、直ちに冷却して熱衝撃
    を起こさせ、これにより所期の裸のシリコン・チップを
    残して、残ったプラスチックの封止樹脂をすべて除去す
    る工程とを含むことを特徴とする半導体チップを回収す
    る方法。
  2. 【請求項２】上記の方法がさらに、 ｆ）上記チップ接点ゾーンの近傍の線を除去する工程を
    含むことを特徴とする、請求項１に記載の方法。
  3. 【請求項３】得られたモジュールを加熱する上記工程
    ｄ）が、 ｄ１）約８０〜１５０℃の温度に加熱した発煙硝酸に、
    約４〜１０分間浸漬する工程からなる、請求項１または
    ２に記載の方法。
  4. 【請求項４】熱衝撃を形成する上記工程ｅ）が、 ｅ１）周囲温度の圧縮空気を吹き付ける工程からなる、
    請求項１、２または３に記載の方法。
  5. 【請求項５】上記工程ｆ）が、チップを撹拌した水銀浴
    に約４５分間浸漬する工程からなる、請求項２に記載の
    方法。
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TW (1) TW282568B (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700697A (en) * 1993-02-01 1997-12-23 Silicon Packaging Technology Method for packaging an integrated circuit using a reconstructed package
US6482013B2 (en) * 1993-11-16 2002-11-19 Formfactor, Inc. Microelectronic spring contact element and electronic component having a plurality of spring contact elements
US7073254B2 (en) 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US5591649A (en) * 1995-01-19 1997-01-07 Texas Instruments Incorporated Process of removing a tape automated bonded semiconductor from bonded leads
US6551845B1 (en) * 1996-01-02 2003-04-22 Micron Technology, Inc. Method of temporarily securing a die to a burn-in carrier
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5698474A (en) * 1996-02-26 1997-12-16 Hypervision, Inc. High speed diamond-based machining of silicon semiconductor die in wafer and packaged form for backside emission microscope detection
US6043100A (en) * 1996-04-19 2000-03-28 Weaver; Kevin Chip on tape die reframe process
JP3417247B2 (ja) * 1996-05-28 2003-06-16 株式会社デンソー 樹脂封止型電子装置の製造方法
US5923946A (en) * 1997-04-17 1999-07-13 Cree Research, Inc. Recovery of surface-ready silicon carbide substrates
US5976897A (en) * 1997-10-10 1999-11-02 Advanced Micro Devices, Inc. Method of protecting device leads of a packaged integrated circuit
US6342398B1 (en) 1998-12-17 2002-01-29 Taiwan Semiconductor Manufacturing Company Method of backside emission analysis for BGA packaged IC's
US6329212B1 (en) * 1999-01-08 2001-12-11 Advanced Micro Devices, Inc. Process for exposing for analysis the back side of a semiconductor die mounted in a package
US6294028B1 (en) 1999-04-23 2001-09-25 International Business Machines Corporation Mercury process gold ballbond removal apparatus
US6335208B1 (en) 1999-05-10 2002-01-01 Intersil Americas Inc. Laser decapsulation method
US6452176B1 (en) 1999-07-22 2002-09-17 Advanced Micro Devices, Inc. Arrangement and method for using electron channeling patterns to detect substrate damage
US6387206B1 (en) 1999-08-17 2002-05-14 Advanced Micro Devices, Inc. Method and system for plastic package decapsulation of electronic devices
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US6429028B1 (en) 2000-08-29 2002-08-06 Dpa Labs, Incorporated Process to remove semiconductor chips from a plastic package
JP2002184934A (ja) * 2000-12-13 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US20020100600A1 (en) 2001-01-26 2002-08-01 Albert Douglas M. Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same
JP4611569B2 (ja) * 2001-05-30 2011-01-12 ルネサスエレクトロニクス株式会社 リードフレーム及び半導体装置の製造方法
US6630369B2 (en) * 2001-07-17 2003-10-07 Ultra Tec Manufacturing, Inc. Sample preparation apparatus and method
EP1440608B1 (de) * 2001-11-02 2006-02-15 ATMEL Germany GmbH Verfahren zum offnen eines kunststoffgehauses einer elektronischen baugruppe
DE10154017A1 (de) * 2001-11-02 2003-05-15 Atmel Germany Gmbh Verfahren zum Schutz einer kunststoffgehäusten elektronischen Baugruppe
US6521479B1 (en) * 2001-12-28 2003-02-18 Texas Instruments Incorporated Repackaging semiconductor IC devices for failure analysis
US7067332B1 (en) * 2004-03-16 2006-06-27 Altera Corporation Method for die removal from plastic packages
US7772038B2 (en) * 2005-09-30 2010-08-10 Retro Reflective Optics, Llc CMOS process for fabrication of ultra small or non standard size or shape semiconductor die
KR100744029B1 (ko) * 2006-04-07 2007-07-30 주식회사 하이닉스반도체 페키지된 반도체 칩의 디캡 방법
KR100806324B1 (ko) * 2007-01-05 2008-02-27 (주)엠아이반도체 반도체 불량분석을 위한 웨이퍼 에칭 시스템 및 방법
US7981698B2 (en) * 2007-03-09 2011-07-19 The Charles Stark Draper Laboratory, Inc. Removal of integrated circuits from packages
CN102023274B (zh) * 2009-09-11 2014-03-19 中芯国际集成电路制造(北京)有限公司 一种去除芯片陶瓷封装体的方法
KR101149865B1 (ko) * 2010-02-04 2012-05-24 한국생산기술연구원 반도체 칩 패키지에서 반도체 칩 분리 방법
CN102163537B (zh) * 2010-02-24 2012-10-17 中芯国际集成电路制造(上海)有限公司 一种废弃芯片单元回收利用方法
CN102468122A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 半导体器件失效分析样品制作方法及分析方法
CN102565680B (zh) * 2010-12-27 2016-09-14 无锡华润上华半导体有限公司 半导体器件的失效分析方法
US20120288966A1 (en) * 2011-05-12 2012-11-15 Ming-Teng Hsieh Method for decapsulating integrated circuit package
CN103824756B (zh) * 2012-11-16 2017-12-05 中芯国际集成电路制造(上海)有限公司 去除封装结构的方法
JP5846153B2 (ja) * 2013-04-26 2016-01-20 トヨタ自動車株式会社 半導体装置および半導体装置の研磨方法
CN105070649B (zh) * 2015-08-12 2018-08-14 上海华力微电子有限公司 一种引线键合去除的方法
CN105206546B (zh) * 2015-09-10 2017-11-21 宜特(上海)检测技术有限公司 覆晶芯片失效分析方法及电性定位中检测样品的制备方法
CN105301475A (zh) * 2015-09-22 2016-02-03 上海华虹宏力半导体制造有限公司 封装芯片背面失效定点的方法
CN106920759B (zh) * 2015-12-28 2020-04-24 上海新微技术研发中心有限公司 一种芯片保护壳去除方法及装置
CN109188212B (zh) * 2018-08-09 2020-09-11 安徽干城电子科技有限公司 一种塑封微电子器件绝缘性测试设备
DE102018218673A1 (de) * 2018-10-31 2020-04-30 Zf Friedrichshafen Ag Sensoranordnung
RU199130U1 (ru) * 2020-03-16 2020-08-17 Акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Маска для декорпусирования устройств микроэлектроники в полимерном корпусе
RU2738466C1 (ru) * 2020-09-25 2020-12-14 Закрытое акционерное общество "СуперОкс" (ЗАО "СуперОкс") Способ изготовления высокотемпературных сверхпроводниковых лент второго поколения
CN117080066B (zh) * 2023-10-13 2024-01-26 深圳基本半导体有限公司 一种碳化硅芯片表层的去层的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5942976B2 (ja) * 1979-06-08 1984-10-18 富士通株式会社 エポキシ樹脂封止電子部品の開封方法
JPS58137736A (ja) * 1982-02-10 1983-08-16 Matsushita Electronics Corp 保護膜評価試験方法
JPS63184347A (ja) * 1987-01-27 1988-07-29 Matsushita Electric Works Ltd 半導体パツケ−ジの開封方法
JPH02301144A (ja) * 1989-05-15 1990-12-13 Nec Corp 外郭体樹脂剥離方法
JPH04184957A (ja) * 1990-11-20 1992-07-01 Nec Corp Ｉｃパッケージの開封方法

Also Published As

Publication number Publication date
TW282568B (ja) 1996-08-01
CN1108808A (zh) 1995-09-20
JPH07240429A (ja) 1995-09-12
US5424254A (en) 1995-06-13
CN1039756C (zh) 1998-09-09
KR0143951B1 (ko) 1998-08-17
MY113986A (en) 2002-07-31
EP0668611A1 (en) 1995-08-23

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