CN108292687A - 用于ge nmos的低肖特基势垒触点结构 - Google Patents

用于ge nmos的低肖特基势垒触点结构 Download PDF

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Abstract

一种装置，包括衬底；衬底上的晶体管器件，所述晶体管器件包括沟道和设置在沟道之间的源极和漏极；耦合到源极的源极触点和耦合到漏极的漏极触点；并且源极和漏极各自包括合成物，合成物包括在与沟道的接合界面处的大于在与源极触点的结处的锗浓度的锗浓度。一种方法，包括在衬底上限定用于晶体管器件的区域；形成源极和漏极，各自包括与沟道的接合界面；以及形成到源极和漏极中的一个的触点，其中，源极和漏极中的每一个的合成物包括在与沟道的接合界面处的大于在与触点的结处的浓度的锗浓度。

Description

用于GE NMOS的低肖特基势垒触点结构
技术领域
集成电路器件。
背景技术
高存取电阻是实现高性能锗(Ge)NMOS器件的限制因素之一。高存取电阻的一个贡献因素是金属/n+Ge触点的高肖特基势垒高度(SBH)。对于大多数金属/锗触点，费米能级倾向于固定在价带附近。这种固定对于PMOS器件是有利的，但是对于NMOS器件是不利的。另外，在锗中然后在硅中实现高的n型掺杂剂浓度通常更加困难。
附图说明
图1示出了包括多层源极和漏极的场效应晶体管(FET)器件的实施例的横截面示意性侧视图。
图2示出了包括源极和漏极渐变(graded)复合合成物(composite composition)的FET器件的另一个实施例的横截面侧视图。
图3示出了半导体衬底的横截面示意性侧视图。
图4示出了在本征层的鳍状物部分上形成牺牲或虚设栅极叠置体之后的图3的结构的俯视透视图。
图5示出了穿过线5-5'的图4的结构，示出由本征层限定的鳍状物上的栅极电介质和虚设栅极的栅极叠置体。
图6示出了在去除本征层对应于鳍状物中的源极区域和漏极区域的部分之后的穿过线6-6'的图5的视图。
图7示出了在形成器件的源极和漏极之后的图6的结构。
图8呈现了形成具有多层或复合源极和漏极的三维晶体管器件的过程的实施例的流程图。
图9示出了以平面晶体管器件实现的CMOS反相器的实施例的俯视透视示意图。
图10是实现一个或多个实施例的内插层。
图11示出了计算设备的实施例。
具体实施方式
描述了减小晶体管器件中的存取电阻的技术。在一个实施例中，通过降低与金属触点的接合处的锗浓度，例如触点与源极或漏极材料之间的接合界面，减小了锗器件的存取电阻。
图1示出了场效应晶体管(FET)器件的实施例的横截面侧视图。参考图1，器件100包括衬底110，衬底110例如是单晶硅衬底。在该实施例中，设置在衬底110上的是缓冲层120。缓冲层120例如包含具有比衬底的材料大的晶格的材料(例如，其中，衬底110是单晶硅，缓冲层120具有比硅更大的晶格常数)。一种适用于缓冲层的材料是锗。为了降低穿透位错密度，诸如锗的材料可以在缓冲层120中渐变，以逐渐增大外延生长的硅锗膜中的锗成分，使得越靠近衬底110，锗浓度就越小并且远离衬底则增大。
在图1和图2的实施例中，设置在缓冲层120上的是阻挡层130。在一个实施例中，阻挡层130是宽带隙材料的阻挡材料(例如，具有至少一个电子伏特(eV)的数量级的带隙的材料)，其在接合界面处具有类似于缓冲层120的晶格的晶格结构。对于在接合界面处主要是锗的缓冲层(缓冲层120)，合适的宽带隙材料是半绝缘砷化镓(GaAs)。
如图1所示，设置在阻挡层130上的是结区或源极140以及结区或漏极150。在一个实施例中，源极140是NMOS FET的n+源极并且漏极150是n+漏极。设置在源极140和漏极150之间的是诸如锗的本征半导体材料的沟道135。覆盖沟道135的是例如二氧化硅或介电常数大于二氧化硅的电介质材料(高k材料)或二氧化硅与高k材料或多种高k材料的组合的栅极电介质层160。设置在栅极电介质160上的是例如金属材料(例如钨、钽)或金属化合物(例如硅化物)的栅电极170。图1还示出了到源极140的触点180和到漏极150的触点185，其均由例如镍(Ni)、钴(Co)、钛(Ti)及其硅化物的金属材料构成。
如图1所示，源极140和漏极150均为多层合成物。源极140包括可以被生长或沉积的第一源极材料145和第二源极材料148。漏极150包括第一漏极材料155和第二漏极材料158。对于NMOS FET，第一源极材料145和第一漏极材料155均为n掺杂的锗。n+锗金属接合界面的肖特基势垒高度(SBH)相对较高。为了避免金属触点180和185分别与源极140和漏极150中的锗之间的这种接合界面，将第二源极材料148和第二漏极材料158包括在各自的触点与第一源极材料145和第一漏极材料155之间的源极140和漏极150中。第二源极材料148和第二漏极材料158被选择为相对于触点180和185的材料的导带的肖特基势垒低于相对于导带的锗的肖特基势垒的一种或多种材料。一种材料是硅。在一个实施例中，可以在第一源极材料145和第一漏极材料155上外延生长或沉积硅材料(例如，化学气相沉积(CVD))以形成第二源极材料148和第二漏极材料158。在一个实施例中，将硅的第二源极材料148和第二漏极材料158生长或沉积至如下厚度：足以指定分别相对于触点180和触点185的与第一源极材料145和第一漏极材料155相关的电气性质(例如，带隙)，但又足够薄而不改变第一源极材料145或第一漏极材料155的物理性质(例如，材料的应变)。作为接合界面层的第二源极材料148和第二漏极材料158的代表性厚度为4纳米(nm)至5nm的数量级。
对于NMOS FET，第二源极材料148和第二漏极材料158的硅材料掺杂有诸如砷和磷的n型掺杂剂。在一个实施例中，将第二源极材料148和第二漏极材料158掺杂到比第一材料145和第一漏极材料155的掺杂剂浓度更高的掺杂剂浓度。由于硅材料可以掺杂到比锗材料更高的掺杂剂浓度，因此通过相应结的硅材料中的高掺杂浓度，相对于仅具有仅由锗构成的源极和漏极的器件而言，可以降低器件的扩展电阻。
图2示出了FET器件的另一个实施例的横截面。参考图2，该器件包括诸如单晶硅之类的半导体材料的衬底210。设置在衬底210上的是包括具有比衬底210的晶格更大的晶格的一定浓度的半导体材料的缓冲层220。在一个实施例中，缓冲层220是硅锗，其包括与参考参照图1描述的实施例的缓冲层描述的类似的锗的渐变浓度。例如，设置在缓冲层220上的是诸如GaAs的宽带隙材料的阻挡层230。
设置在阻挡层230上的阻挡材料235是包括源极240(例如，n+源极)和漏极250(例如，n+漏极)的FET器件。设置在源极240和漏极250之间的是诸如锗的本征半导体材料的沟道区域235。设置在沟道235上的是栅极电介质260和栅电极270。图2还示出了到源极240的触点280和到漏极250的触点285，均由例如Ni、Co、Ti及其硅化物的金属材料构成。
参考器件200的源极240和漏极250，其均为锗和相对于触点280和触点285的导带具有比锗更低的肖特基势垒的材料的复合合成物。代表性材料是硅。在图2所示的实施例中，使用锗和硅作为组成复合合成物的材料，每种合成物贯穿相应的源极和漏极渐变，使得源极240和漏极250的材料的锗浓度在与阻挡层230的接合界面和与沟道235的接合界面处最大(例如，100％)，并且随着材料与接合界面的分离而减小。类似地，硅浓度贯穿该结渐变，使得硅浓度在与阻挡层230的接合界面和与沟道235的接合界面处处于其最低值(例如，0％)，并且从接合界面朝向结的顶部或与触点280或触点285的接触点增大，在结的顶部或与触点280或触点285的接触点处其浓度处于其最大值(例如100％)。
参考图2中的器件200的源极240，源极240具有包括部分242、244、246和248的渐变结。源极240的部分242设置在与阻挡层230的接合界面和与沟道235的接合界面处。在NMOSFET的一个实施例中，部分242是100％锗。比部分242更远离接合界面的部分244具有小于部分242的锗浓度。更远离接合界面的部分246具有小于部分244的锗浓度。最后，离接合界面最远的部分248具有最低锗浓度(例如0％)。当锗浓度从部分242到部分248降低时，硅浓度例如从0％增加到100％。在一个实施例中，器件200的漏极250具有类似形成的复合结。图2示出了包括部分252、254、256和258的漏极250。就锗浓度而言，部分252最大(例如100％)，部分254大于部分256并且部分256大于部分258(例如0％)。就硅浓度而言，部分258最大(100％)，并且这种浓度在部分256、254和252(0％)中逐渐减小。与参考图1描述的器件100类似，源极240和漏极250中存在的硅的量和位置足以指定相对于触点280和触点285的与锗相关的电气性质，但其量和位置不足以改变源极和漏极中的锗的物理性质(例如，材料的应变)。
图3-7描述了形成如图1或图2所示的FET的过程。图8示出了该过程的流程图。图3-7描述了包括多层或复合源极和漏极的三维多栅极FET。多层或复合(渐变复合)源极和漏极的概念可以类似地应用于平面晶体管和环栅晶体管。参考图3并参考图8的流程图，该过程开始于形成异质集成半导体材料结构(块410，图8)。图3示出了异质集成半导体结构的横截面侧视图。作为该结构的基底的衬底310包括可以用作在其上构建多栅极FET的基础的任何材料。代表性地，衬底310是诸如晶片的较大衬底的一部分。在一个实施例中，衬底310是诸如单晶硅之类的半导体材料。衬底310可以是块状衬底，或者在另一个实施例中是绝缘体上半导体(SOI)结构。
在涉及非晶格匹配材料的实施例中，块状半导体衬底允许实现高质量器件层。在图3中设置在衬底310的表面上的是缓冲层320。在一个实施例中，缓冲层320包括半导体材料，该半导体材料包括在成分上贯穿层渐变的一定浓度的半导体材料，例如锗或III-V族化合物材料。在缓冲层320包括锗的实施例中，如所看到的，锗浓度从层与半导体衬底310的接合界面朝向该层的顶部增加。以这种方式，将衬底晶格常数从接合界面处的硅有效地调节到层320的顶部处的锗的衬底晶格常数。在一个实施例中，包括渐变浓度的锗的缓冲层320(例如硅锗缓冲层)可以外延生长在衬底310上。
覆盖或设置在图3所示的结构300中的缓冲层320上的是阻挡材料的阻挡层330。在一个实施例中，阻挡层330包括具有宽带隙的材料。在一个实施例中，宽带隙材料是具有至少1eV的带隙的材料。用于阻挡层330的一种合适的材料是具有与缓冲层320在其与阻挡层330的接合界面处的晶格结构类似的晶格结构的半导体材料。在缓冲层320在其顶部处包括高浓度的锗的情况下，具有类似于锗的晶格结构的用于阻挡层330的宽带隙半导体材料是砷化镓(GaAs)。在一个实施例中，用于阻挡层330的材料与随后形成在阻挡层330上的晶体管器件的沟道的材料具有合适的带偏移。对于锗NMOS FET器件(锗沟道材料)，砷化镓是一种合适的材料，因为它与锗导带具有0.3eV的导带偏移。在一个实施例中，诸如砷化镓的宽带隙半导体材料可以在缓冲层320上外延生长。阻挡层330的厚度代表性地在10nm至100nm的数量级上。
覆盖或设置在图3的结构300中的阻挡层330上的是本征层335。用于本征层335的代表性材料是具有类似于阻挡层330的晶格结构的晶格结构的半导体材料。一种合适的材料是锗。在一个实施例中，锗的本征层335可以在阻挡层330上外延生长。
图3示出了在形成浅沟槽隔离(STI)315以限定结构中的器件区或区域(块420，图8)之后的结构300。用于STI 315的合适材料是二氧化硅。在一个实施例中，穿过阻挡层330、缓冲层320蚀刻开口并且进入围绕器件结构区的衬底310中。然后用电介质材料填充开口以限定STI区域。图3示出了在通过图案化工艺蚀刻去除一部分本征层335以限定本征层335的鳍状物，并且通过例如蚀刻工艺去除STI区315的部分(块430，图8)之后的结构300。暴露的鳍状物的代表性高度典型地在500埃的数量级上。
图4示出了在STI区域315上方延伸的本征层335的鳍状物部分上形成牺牲或虚设栅极叠置体(块440，图8)之后的图3的结构的俯视透视图。在一个实施例中，栅极叠置体包括例如二氧化硅或高k电介质材料的栅极电介质层360。在一个实施例中，设置在栅极电介质层360上的是例如由通过例如化学气相沉积方法沉积的多晶硅的虚设栅极365。在一个实施例中，为了形成栅极叠置体，在该结构之上引入掩模材料并将其图案化为具有用于栅极叠置体的开口。然后将栅极叠置体引入开口中。栅极叠置体可以包括在其相对侧上限定间隔物385的间隔物电介质层。
图5示出了穿过线5-5'的图4的结构，示出由本征层335限定的鳍状物上的栅极电介质360和虚设栅极365的栅极叠置体。图6示出了在去除本征层335对应于鳍状物中的结区域(源极和漏极)的部分之后的穿过线6-6'的图4的视图。代表性地，对应于鳍状物的结区域的鳍状物本征层335的区域在电介质层345中暴露出来，并且执行对暴露区域的蚀刻以去除本征层材料留下空隙(块450，图8)。然后将源极和漏极材料引入空隙中。
图7示出了在形成器件的源极和漏极之后的图6的结构。源极340和漏极350可以如上面参考图1或图2所描述的那样形成为锗与相对于触点金属的导带具有比锗更低的肖特基势垒的材料的多层或接合界面合成物。在图1所示的示例中，可以首先将锗引入到用于源极和漏极的空隙中，以与阻挡层330和用于器件的沟道的本征层335的一部分相接合(块460，图8)。锗可以通过外延生长或沉积方法引入并用砷或磷掺杂。引入足够的锗以建立源极340和漏极350以及器件的沟道的期望物理性质(例如应变)。在引入锗之后，引入相对于触点金属的导带具有比锗更低的肖特基势垒的材料(块465，图8)。一个示例是通过外延生长或沉积方法引入并用砷或磷掺杂的硅。对于诸如关于图2所描述的用于源极和漏极的渐变复合合成物，可以以渐变方式引入锗和硅，以将源极和漏极从与阻挡层330的接合界面和与本征层335的接合界面处的100％的锗逐渐转变为在金属触点将分别连接至源极和漏极的源极340和漏极350的顶部处的0％的锗(块470，图8)。
在形成结区域340和350之后，在结构上(在包括结区域340和350以及牺牲栅极365的表面上)引入电介质材料。在一个实施例中，电介质材料是二氧化硅或低k材料或材料的组合(例如，多种低k材料或二氧化硅和一种或多种低k材料)。图7以虚线示出了电介质材料345。然后去除牺牲栅极365和栅极电介质，并用栅极电介质随后是诸如金属栅电极的栅电极替代(块480，图8)。用于金属栅电极的代表性材料包括钨、钽、钛或氮化物、金属合金(allow)或另一材料。在形成栅电极370之后，可以产生到源极340和漏极350(以及栅电极370)的触点以形成图1或图2所示的器件(块490，图8)。
图9示出了CMOS反相器的俯视透视图。在该实施例中，反相器500包括p沟道MOSFET530和n沟道MOSFET 540。在该实施例中，p沟道MOSFET 530和n沟道MOSFET 540中的每一个都是平面器件。可以理解的是，反相器也可以使用非平面(例如多栅极、纳米线)器件形成。在图9所示的实施例中，在衬底510上形成p沟道MOSFET 530和n沟道MOSFET 540中的每一个。衬底510例如是单晶硅衬底或绝缘体上硅(SOI)衬底。覆盖硅衬底510的是缓冲层520。覆盖缓冲层520的是例如GaAs的阻挡层525。例如，P沟道MOSFET 530和n沟道MOSFET 540分别形成在阻挡层525上并且通过诸如氧化物的电介质材料的浅沟槽隔离(STI)结构550分隔开。P沟道MOSFET 530包括栅电极532、源极534、漏极535和设置在栅电极532下方的源极534和漏极535之间的沟道536。栅电极532通过设置在其间的栅极电介质(诸如具有大于二氧化硅的介电常数的电介质材料(高K材料))而与沟道536分隔开。N沟道MOSFET 540包括栅电极542、源极544、漏极545和设置在源极544和漏极545之间的沟道546。栅电极542通过设置在其间的例如高K电介质材料的栅极电介质而与沟道区域分隔开。P沟道MOSFET 530包括栅电极532、适当掺杂或构成p型材料的源极区域534和漏极区域535。在一个实施例中，源极534和漏极545是锗材料。N沟道MOSFET 540包括栅电极542、适当掺杂或构成n型材料的源极544和漏极545。在一个实施例中，源极544和漏极545包括锗和硅的多层合成物，其中锗层544A/545A设置在与沟道546的接合界面和与阻挡层530的接合界面处，硅层544B和545B在锗层544A/545A上。在另一个实施例中，n沟道MOSFET的源极544和漏极545均为硅和锗的渐变复合合成物，其中如所看到的，锗浓度在与沟道546的接合界面和与阻挡层530的接合界面处为成分的100％，硅浓度在源极和漏极的顶部处为成分的100％。如图所示，通过p沟道MOSFET 530的漏极区域535到n沟道MOSFET 540的漏极区域545的连接以及每个栅电极的连接来形成CMOS反相器500。
图10示出了包括一个或多个实施例的内插层600。内插层600是用于将第一衬底602桥接到第二衬底604的居间衬底。例如，第一衬底602可以是集成电路管芯。例如，第二衬底604可以是存储器模块、计算机主板或另一集成电路管芯。通常，内插层600的目的是将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，内插层600可以将集成电路管芯耦合到随后可耦合到第二衬底604的球栅阵列(BGA)606。在一些实施例中，第一衬底602和第二衬底604附接到内插层600的相反侧。在其他实施例中，第一衬底602和第二衬底604附接到内插层600的同一侧。在另外的实施例中，三个或更多个衬底通过内插层600相互连接。
内插层600可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或例如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，内插层可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底中的相同材料，例如硅、锗、以及其他III-V族和IV族材料。
内插层可以包括金属互连608和过孔610，包括但不限于穿硅过孔(TSV)612。内插层600还可以包括嵌入器件66，包括无源器件和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在内插层600上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件。
根据实施例，本文公开的装置或过程可以用于制造内插层600。
图11示出了根据一个实施例的计算设备700。计算设备700可以包括多个部件。在一个实施例中，这些部件被附接到一个或多个主板。在替代实施例中，这些部件被制造在单个片上系统(SoC)管芯上而不是主板上。计算设备700中的部件包括但不限于集成电路管芯702和至少一个通信芯片708。在一些实施方式中，通信芯片708被制造为集成电路管芯702的一部分。集成电路管芯702可以包括CPU 704以及常常用作高速缓存存储器的管芯上存储器706，其可以由诸如嵌入式DRAM(eDRAM)或自旋转移力矩存储器(STTM或STTM-RAM)的技术提供。
计算设备700可以包括可以或者可以不物理地且电地耦合到主板或者在SoC管芯内制造的其他部件。这些其他部件包括但不限于易失性存储器710(例如，DRAM)、非易失性存储器712(例如ROM或闪存)、图形处理单元714(GPU)、数字信号处理器716、密码处理器742(在硬件内执行加密算法的专用处理器)、芯片组720、天线722、显示器或触摸屏显示器724、触摸屏控制器726、电池728或其他电源、功率放大器(未示出)、全球定位系统(GPS)设备744、罗盘730、运动协处理器或传感器732(其可以包括加速度计、陀螺仪和罗盘)、扬声器734、相机736、用户输入设备738(诸如键盘、鼠标、触控笔和触摸板)、和大容量储存设备740(诸如硬盘驱动器、紧致盘(CD)、数字多功能盘(DVD)等)。
通信芯片708实现了无线通信，用于往来于计算设备700传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片708可以实施多个无线标准或协议中的任意一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更高代的任何其他无线协议。计算设备700可以包括多个通信芯片708。例如，第一通信芯片708可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片708可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备700的处理器704包括诸如根据上述实施例形成的晶体管的一个或多个器件。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片708也可以包括诸如根据实施例形成的晶体管的一个或多个器件。
在进一步的实施例中，容纳在计算设备700中的另一个部件可以包含诸如根据实施方式形成的晶体管的一个或多个器件。
在多个实施例中，计算设备700可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实施方式中，计算设备700可以是处理数据的任何其他电子设备。
示例
以下示例涉及实施例：
示例1是一种装置，包括：衬底；衬底上的晶体管器件，所述晶体管器件包括设置在源极和漏极之间的沟道；耦合到所述源极的源极触点和耦合到所述漏极的漏极触点；并且所述源极和漏极各自包括合成物，所述合成物包括在与所述沟道的接合界面处的大于在与所述源极触点或所述漏极触点的结处的锗浓度的锗浓度。
在示例2中，在与示例1的装置的源极触点或漏极触点的结处的锗浓度为0％。
在示例3中，示例2的装置的锗浓度在接合界面和结之间渐变。
在示例4中，在示例2或3的装置的接合界面处的锗浓度为100％。
在示例5中，示例1或示例2中的任一个的装置的源极和漏极各自包括多层合成物，所述多层合成物包括第一层和第二层，所述第一层包括锗，所述第二层所包括的材料包括相对于源极触点和漏极触点的材料的导带的比锗低的肖特基势垒。
在示例6中，示例5的装置的第二层包括硅。
在示例7中，示例1-6中的任一个的装置的晶体管包括N型晶体管。
示例8是一种装置，包括：晶体管，其包括设置在源极和漏极之间的N型沟道，其中源极和漏极包括第一材料和第二材料，所述第一材料包括锗；以及到所述源极和所述漏极中的一个的触点，其中，所述第二材料包括相对于所述触点的材料的导带的低于锗相对于所述导带的肖特基势垒的肖特基势垒，并且其中，在所述触点与所述源极和所述漏极中的一个之间的结处，所述第二材料的浓度大于所述第一材料的浓度。
在示例9中，示例8的装置的结处的第一材料的浓度为0％。
在示例10中，示例9的装置的第一材料的浓度在与沟道的接合界面和所述结之间渐变。
在示例11中，示例10的装置的接合界面处的第一材料的浓度为100％。
在示例12中，示例9的装置的源极和漏极包括包括第一材料的第一层和包括第二材料的第二层。
在示例13中，示例8的装置的第二材料包括硅。
示例14是一种方法，包括：在衬底上限定用于晶体管器件的沟道和晶体管器件的源极和漏极的区域；形成源极和漏极，其各自包括与沟道的接合界面；以及形成到所述源极和所述漏极中的一个的触点，其中，所述源极和所述漏极中的每一个的合成物包括在与所述沟道的接合界面处的大于在与所述触点的结处的浓度的锗浓度。
在示例15中，在与示例14的方法的触点的结处的锗浓度为0％。
在示例16中，示例15的方法的锗浓度在接合界面和结之间渐变。
在示例17中，示例15的方法的接合界面处的锗浓度为100％。
在示例18中，形成示例14或示例15中的任一个的方法的源极和漏极包括形成多层合成物，所述多层合成物包括第一层和第二层，所述第一层包括锗，所述第二层包括包括相对于所述触点的材料的导带的比锗相对于所述导带的肖特基势垒低的肖特基势垒的第二材料。
在示例19中，示例18的方法的第一层被形成为与沟道界面接合。
在示例20中，示例18的方法的第二材料包括硅。
在示例21中，示例20的方法还包括掺杂锗和第二材料，其中，掺杂包括将第二材料掺杂到大于锗的掺杂剂浓度的掺杂剂浓度。
在示例22中，一种通过示例14或示例15中的任一个的方法形成的晶体管器件。
包括摘要中所述的所示实施方式的以上说明并非旨在是穷举性的或者将本发明限定于公开的准确形式。尽管出于例证性目的在此说明了本发明的具体实施方式和示例，但是相关领域的技术人员将认识到，在本发明的范围内的各种等同修改是可能的。
根据上面的具体实施方式可以做出这些修改。以下权利要求中使用的术语不应被解释为将本发明限定于说明书和权利要求书中公开的具体实施方式。相反，本发明的范围完全由下面的权利要求确定，这些权利要求根据已确立的权利要求解释的原则来解读。

Claims (22)

1.一种装置，包括：
衬底；
所述衬底上的晶体管器件，所述晶体管器件包括：
设置在设置于沟道之间的源极和漏极之间的沟道；
耦合到所述源极的源极触点和耦合到所述漏极的漏极触点；并且
所述源极和所述漏极各自均包括合成物，所述合成物在与所述沟道的接合界面处所包括的锗浓度大于在与所述源极触点或所述漏极触点的结处的锗浓度。
2.根据权利要求1所述的装置，其中，在与所述源极触点或漏极触点的结处的锗浓度为0％。
3.根据权利要求2所述的装置，其中，锗浓度在所述接合界面和所述结之间渐变。
4.根据权利要求2所述的装置，其中，在所述接合界面处的锗浓度为100％。
5.根据权利要求1所述的装置，其中，所述源极和所述漏极各自均包括多层合成物，所述多层合成物包括第一层和第二层，所述第一层包括锗，所述第二层所包括的材料包括比锗低的相对于所述源极触点和所述漏极触点的材料的导带的肖特基势垒。
6.根据权利要求5所述的装置，其中，所述第二层包括硅。
7.根据权利要求1所述的装置，其中，所述晶体管包括N型晶体管。
8.一种装置，包括：
晶体管，其包括设置在源极和漏极之间的N型沟道，其中，所述源极和所述漏极包括第一材料和第二材料，所述第一材料包括锗；以及
到所述源极和所述漏极中的一个的触点，
其中，所述第二材料所包括的相对于所述触点的材料的导带的肖特基势垒低于锗相对于所述导带的肖特基势垒，并且
其中，在所述触点与所述源极和所述漏极中的一个之间的结处，所述第二材料的浓度大于所述第一材料的浓度。
9.根据权利要求8所述的装置，其中，在所述结处的所述第一材料的浓度为0％。
10.根据权利要求9所述的装置，其中，所述第一材料的浓度在与所述沟道的接合界面和所述结之间渐变。
11.根据权利要求10所述的装置，其中，在所述接合界面处的所述第一材料的浓度为100％。
12.根据权利要求9所述的装置，其中，所述源极和所述漏极包括包括第一材料的第一层和包括第二材料的第二层。
13.根据权利要求8所述的装置，其中，所述第二材料包括硅。
14.一种方法，包括：
在衬底上限定用于晶体管器件的沟道和所述晶体管器件的源极和漏极的区域；
形成所述源极和所述漏极，所述源极和所述漏极各自包括与所述沟道的接合界面；以及
形成到所述源极和所述漏极中的一个的触点，
其中，所述源极和所述漏极中的每一个的合成物在与所述沟道的接合界面处所包括的锗浓度大于在与所述触点的结处的浓度。
15.根据权利要求14所述的方法，其中，在与所述触点的结处的锗浓度为0％。
16.根据权利要求15所述的方法，其中，锗浓度在所述接合界面和所述结之间渐变。
17.根据权利要求15所述的方法，其中，在所述接合界面处的锗浓度为100％。
18.根据权利要求14所述的方法，其中，形成所述源极和所述漏极包括形成多层合成物，所述多层合成物包括第一层和第二层，所述第一层包括锗，所述第二层包括第二材料，所述第二材料所包括的相对于所述触点的材料的导带的肖特基势垒比锗相对于所述导带的肖特基势垒低。
19.根据权利要求18所述的方法，其中，所述第一层被形成为与所述沟道界面接合。
20.根据权利要求18所述的方法，其中，所述第二材料包括硅。
21.根据权利要求20所述的方法，还包括掺杂所述锗和所述第二材料，其中，掺杂包括将所述第二材料掺杂到大于所述锗的掺杂剂浓度的掺杂剂浓度。
22.一种晶体管器件，其通过根据权利要求14或15所述的方法形成。
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