CN108255753A - I/o接收机及其接收电路 - Google Patents

I/o接收机及其接收电路 Download PDF

Info

Publication number
CN108255753A
CN108255753A CN201611239032.2A CN201611239032A CN108255753A CN 108255753 A CN108255753 A CN 108255753A CN 201611239032 A CN201611239032 A CN 201611239032A CN 108255753 A CN108255753 A CN 108255753A
Authority
CN
China
Prior art keywords
circuit
signal
input
voltage
receiving circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611239032.2A
Other languages
English (en)
Other versions
CN108255753B (zh
Inventor
耿彦
陈捷
马晓媛
朱恺
尚超华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201611239032.2A priority Critical patent/CN108255753B/zh
Publication of CN108255753A publication Critical patent/CN108255753A/zh
Application granted granted Critical
Publication of CN108255753B publication Critical patent/CN108255753B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Computer Hardware Design (AREA)

Abstract

一种I/O接收机及其接收电路。所述接收电路包括：保护电路、逻辑调整电路及执行电路，其中：所述保护电路，与所述接收电路的偏置电压输入端及电源电压输入端耦接，适于在所述接收电路的输入端口的输入信号的电压为容忍电压，且内核控制信号为使能控制信号或禁用控制信号时，输出屏蔽控制信号；以及在所述输入端口的输入信号的电压为非容忍电压时，基于所述内核控制信号，输出路径使能信号或路径禁用信号。结合执行电路，应用上述方案，可以在保证具备输入电压容忍特性的接收电路的可靠性的同时，使得不具备输入电压容忍特性的接收电路与具备输入电压容忍特性的电路可以共享一个输入信号。

Description

I/O接收机及其接收电路
技术领域
本发明涉及电子电路技术领域，具体涉及一种I/O接收机及其接收电路。
背景技术
在电路系统中，不同芯片之间经常需要进行通信，例如，CPU需要与存储器等设备进行数据交换等。在芯片中，用于与其它芯片进行通信的电路称为输入输出(Input/Output，I/O)电路。在I/O电路中，用于向所在的芯片输入信号的电路称为I/O接收机。I/O接收机输入外部信号的端口称为输入端口。
I/O接收机通常包含多个接收电路，每个接收电路的输入信号是相互独立的。为了支持某些特定的I/O协议，减少I/O接收机输入端口的数量，并兼容不同类型的输入信号，逐渐出现了多个接收电路共享一个输入信号的I/O接收机。对于共享一个输入信号的多个接收电路，芯片内核产生的控制信号在使能其中一个接收电路的同时，可以禁用其它接收电路。
在实际应用中，接收电路通常可以包括两类：一种是具备输入电压容忍特性的接收电路，该接收电路可以承受输入信号的上限电压大于电源电压的输入电压，其中上限电压大于电源电压的输入电压称为容忍电压；另一种是不具备输入电压容忍特性的接收电路，该接收电路无法承受输入信号的上限电压大于电源电压的输入电压，其中上限电压小于或等于电源电压的输入电压称为非容忍电压。
现有技术中，在保证不具备输入电压容忍特性的接收电路的可靠性的情况下，无法与具备输入电压容忍特性的电路共享一个输入信号，使得I/O接收机的输入端口的数量仍较多，芯片面积较大。
发明内容
本发明解决的技术问题是如何在保证不具备输入电压容忍特性的接收电路的可靠性的同时，使得不具备输入电压容忍特性的接收电路与具备输入电压容忍特性的电路可以共享一个输入信号。
为解决上述技术问题，本发明实施例提供一种I/O接收机的接收电路，所述接收电路不具备输入电压容忍特性，包括：保护电路、逻辑调整电路及执行电路，其中：所述保护电路，与所述接收电路的偏置电压输入端及IO电源电压输入端耦接，适于在所述接收电路的输入端口的输入信号的电压为容忍电压，且内核控制信号为使能控制信号或禁用控制信号时，输出屏蔽控制信号；以及在所述输入端口的输入信号的电压为非容忍电压时，基于所述内核控制信号，输出路径使能信号或路径禁用信号；所述逻辑调整电路，与所述保护电路的输出端耦接，适于在所述保护电路输出所述屏蔽控制信号或所述路径禁用信号时，输出第一执行信号，在所述保护电路输出所述路径使能信号时，输出第二执行信号；所述执行电路，与所述逻辑调整电路的输出端、所述输入端口及所述接收电路的输出端耦接，适于基于所述第一执行信号，断开所述输入端口与所述接收电路的输出端之间的信号传输通路，以及基于所述第二执行信号，闭合所述输入端口的与所述接收电路的输出端之间的信号传输通路。
可选地，所述使能控制信号为逻辑高电平信号，所述禁用控制信号为逻辑低电平信号。
可选地，所述偏置电压输入端的偏置电压值为所述接收电路的IO电源电压及输入端口的输入信号的电压中的较大电压值。
可选地，所述保护电路包括：电平位移子电路，与所述接收电路的内核控制信号输入端耦接，适于将所述内核控制信号输入端输入的内核控制信号进行电平位移，产生与所述内核控制信号逻辑一致的I/O控制信号；上拉子电路，与所述电平位移子电路的输出端、逻辑调整电路的输入端及偏置电压输入端耦接，适于在所述输入端口的输入信号的电压为非容忍电压且所述内核控制信号为禁用控制信号时，输出逻辑高电平信号作为所述路径禁用信号；保护子电路，与所述电平位移子电路的输出端、内核控制信号输入端、IO电源电压输入端及逻辑调整电路的输入端耦接，适于在所述输入端口的输入信号的电压为容忍电压且所述内核控制信号为使能控制信号或禁用控制信号时，输出逻辑高电平信号作为所述屏蔽控制信号，以及在所述输入端口的输入信号的电压为非容忍电压且所述内核控制信号为使能控制信号时，输出逻辑低电平信号作为所述路径使能信号。
可选地，所述保护子电路包括：串联连接的第一PMOS管、第一NMOS管以及第二NMOS管，其中：所述第一PMOS管，源极及衬底与所述偏置电压输入端耦接，栅极与所述IO电源电压输入端耦接，漏极与所述第一NMOS管的漏极及所述逻辑调整电路的输入端耦接；所述第一NMOS管，栅极与所述第二NMOS管的栅极及内核控制信号输入端耦接，衬底与所述第二NMOS管的源极及衬底耦接于地，源极与所述第二NMOS管的漏极耦接。
可选地，所述保护子电路还包括：耦接与所述第一PMOS管的栅极及所述IO电源电压输入端之间的第一电阻。
可选地，所述上拉子电路包括：第二PMOS管，衬底及源极与所述偏置电压输入端耦接，栅极与所述电平位移子电路的输出端耦接，漏极与所述逻辑调整电路的输入端耦接。
可选地，所述逻辑调整电路包括：第一级反相器，与非门及第二级反相器，其中：所述第一级反相器，与所述保护电路的输出端耦接，适于生成与所述保护电路的输出信号逻辑相反的信号并输入至所述与非门；所述与非门，与所述第一级反相器的输出端及所述电平位移子电路的输出端耦接，适于对所述第一级反相器的输出信号及所述内核控制信号执行与非操作；所述第二级反相器，与所述与非门的输出端及所述执行电路的输入端耦接，适于生成与所述与非门的输出信号逻辑相反的第一执行信号或第二执行信号并输出至所述执行电路。
可选地，所述第一级反相器包括：第三PMOS管及第三NMOS管，其中：所述第三PMOS管，源极及衬底与所述IO电源电压输入端耦接，栅极与所述保护电路的输出端及第三NMOS管的栅极耦接，漏极与所述与非门的输入端及第三NMOS管的漏极耦接；所述第三NMOS管的源极及衬底接地。
可选地，所述与非门包括：第四PMOS管、第四NMOS管、第五PMOS管及第五NMOS管，其中：所述第四PMOS管，源极及衬底与所述电源电压输入端、第五PMOS管的源极及衬底耦接，栅极与所述第四NMOS管的栅极及所述电平位移子电路的输出端耦接，漏极与所述第五PMOS管的漏极、第四NMOS管的漏极及第二级反相器的输入端耦接；所述第四NMOS管，衬底与所述第五NMOS管的源极及衬底耦接于地，源极与所述第五NMOS管的漏极耦接；所述第五PMOS管，栅极与所述第一级反相器的输出端及第五NMOS管的栅极耦接。
可选地，所述第二级反相器包括：第六PMOS管及第六NMOS管，其中：所述第六PMOS管，源极及衬底与所述IO电源电压输入端耦接，栅极与所述与非门的输出端及第六NMOS管的栅极耦接，漏极与所述执行电路的输入端及第六NMOS管的漏极耦接；所述第六NMOS管的源极及衬底接地。
可选地，所述执行电路包括：控制子电路、开关子电路以及下拉子电路，其中：所述控制子电路，与所述逻辑调整电路的输出端及所述输入端口耦接，适于基于所述第一执行信号，控制所述开关子电路执行断开所述输入端口与所述接收电路的输出端之间的信号传输通路的操作，以及基于所述第二执行信号，控制所述开关子电路执行闭合所述输入端口与所述接收电路的输出端之间的信号传输通路的操作；所述开关子电路，与所述控制子电路及所述逻辑调整电路的输出端耦接，适于基于所述逻辑调整电路及所述控制子电路的输出信号，断开或闭合所述输入端口与所述接收电路的输出端之间的信号传输通路；所述下拉子电路，与所述开关子电路耦接，适于在所述开关子电路断开所述输入端口与所述接收电路的输出端之间的信号传输通路时，将所述接收电路输出信号的电压下拉至逻辑低电平信号。
可选地，所述开关子电路包括：第七NMOS管及第七PMOS管，其中：所述第七NMOS管，栅极与所述逻辑调整电路的输出端耦接，漏极与所述输入端口及所述第七PMOS管的源极耦接，源极与所述接收电路的输出端及所述第七PMOS管的漏极耦接，衬底接地；所述第七PMOS管，栅极与所述控制子电路耦接，衬底与所述偏置电压输入端耦接。
可选地，所述控制子电路包括：第八PMOS管及第八NMOS管，其中：所述第八PMOS管，栅极与所述逻辑调整电路的输出端耦接，源极与所输入端口耦接，漏极与所述第八NMOS管的漏极耦接，衬底与所述偏置电压输入端耦接；所述第八NMOS管，栅极与所述逻辑调整电路的输出端耦接，源极及衬底接地，漏极与所述第七PMOS管的栅极耦接。
可选地，所述下拉子电路包括：第九NMOS管，栅极与所述与非门的输出端耦接，源极及衬底接地，漏极与所述接收电路的输出端耦接。
本发明实施例还提供了一种I/O接收机，所述I/O接收机包括：共享同一输入信号的多个接收电路，所述多个接收电路包括：至少一个上述任一种的接收电路，以及至少一个具备输入电压容忍特性的接收电路。
可选地，所述I/O接收机还包括：偏置电压生成电路，与所述不具备输入电压容忍特性的接收电路的偏置电压输入端，及所述多个接收电路对应的输入端口和IO电源电压输入端耦接，适于为所述不具备输入电压容忍特性的接收电路提供偏置电压。
可选地，所述偏置电压生成电路包括：第九PMOS管及第十PMOS管，其中：所述第九PMOS管，源极与所述IO电源电压输入端耦接，栅极与所述多个接收电路的信号输入端耦接及所述I/O接收机的输入端口耦接，漏极与所述不具备输入电压容忍特性的接收电路的偏置电压输入端、所述第十PMOS管的衬底和源极及所述第九PMOS管的衬底耦接；所述第十PMOS管，栅极与所述IO电源电压输入端耦接，漏极与所述第九PMOS管的栅极耦接。
可选地，所述偏置电压生成电路还包括：耦接与所述输入端口与所述第九PMOS管栅极之间的第二电阻。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
采用本发明实施例中I/O接收机的接收电路的方案，在接收电路中设置保护电路，当接收电路输入端口的输入信号的电压为容忍电压时，通过保护电路输出屏蔽控制信号，来断开所述PAD端口与不具备输入电压容忍特性的接收电路的输出端之间的信号传输通路，由此可以避免不具备输入电压容忍特性的接收电路输入容忍电压而造成内部结构的损坏，保证了不具备输入电压容忍特性的接收电路的可靠性。并且，包含上述不具备输入电压容忍特性的接收电路的I/O接收机，既可以输入容忍电压，也可以输入非容忍电压，所兼容的输入信号的类型更多。
进一步，在第一PMOS管的栅极及IO电源电压输入端之间设置第一电阻，可以提高接收电路的抗静电能力。
进一步，在PAD端口与第九PMOS管栅极之间设置第二电阻，可以提高I/O接收机的抗静电能力。
采用本发明实施例中I/O接收机的方案，将上述不具备输入电压容忍特性的接收电路与具备输入电压容忍特性的接收电路共享同一输入信号，可以有效减少I/O接收机输入端口数量，进而可以减小芯片面积，并且可以兼容更多类型的输入信号。
附图说明
图1是现有技术中一种I/O接收机的电路结构示意图；
图2是本发明实施例中一种接收电路的电路结构示意图；
图3是本发明实施例中一种与非门的电路结构示意图；
图4是本发明实施例中一种I/O接收机的电路结构示意图；
图5～图8为图4中各接收电路在不同内核控制信号控制下的输出曲线示意图。
具体实施方式
图1为现有技术中一种I/O接收机的电路结构示意图。参照图1，所述I/O接收机包括3个接收电路，分别为：接收电路11、接收电路12以及接收电路13。上述3个接收电路共享同一输入信号，即各接收电路的输入端口pad与I/O接收机的同一输入端口PAD连接。每个接收电路在对应的内核控制信号的控制下使能或者禁用。
比如，当I/O接收机PAD端口输入信号的逻辑高电平为3.3V时，内核控制信号IE_3p3v使能接收电路11，使得接收电路11输出信号的电平电压V(C_3p3v)与输入信号的电平逻辑变化一致。同时，内核控制信号IE_1p8v禁用接收电路12，将接收电路12输出信号的电平电压V(C_1p8v)下拉为0；内核控制信号IE_1p2v禁用接收电路13，将接收电路13输出信号的电平电压V(C_1p2v)下拉为0。
当I/O接收机PAD端口输入信号的逻辑高电平为1.8V信号时，内核控制信号IE_3p3v禁用接收电路11，内核控制信号IE_1p8v使能接收电路12，内核控制信号IE_1p2v禁用接收电路13。
当I/O接收机输入端口PAD输入信号的逻辑高电平为1.2V时，内核控制信号IE_3p3v禁用接收电路11，内核控制信号IE_1p8v禁用接收电路12，内核控制信号IE_1p2v使能接收电路13。
然而，上述I/O接收机，接收电路11～13通常全为不具备输入电压容忍特性的接收电路。在保证I/O接收机可靠性的情况下，无法与具备输入电压容忍特性的电路共享一个输入信号，使得I/O接收机的输入端口的数量仍较多，芯片面积较大。
针对上述问题，本发明实施例提供了一种接收电路，所述接收电路中设置有保护电路，当接收电路输入端口的输入信号的电压为容忍电压时，通过保护电路输出屏蔽控制信号，来断开输入端口与不具备输入电压容忍特性的接收电路的输出端之间的信号传输通路，由此可以避免不具备输入电压容忍特性的接收电路输入容忍电压而造成内部结构的损坏，保证了不具备输入电压容忍特性的接收电路的可靠性，并且可以兼容更多类型的输入信号。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
参照图2，本发明实施例提供了一种I/O接收机的接收电路2，所述接收电路2不具备输入电压容忍特性。
具体地，所述接收电路2可以包括：保护电路21、逻辑调整电路22及执行电路23。其中：
所述保护电路21，与所述接收电路2的偏置电压输入端NWELL及IO电源电压输入端耦接，适于在所述接收电路2的输入端口pad的输入信号的电压为容忍电压，且内核控制信号IE1为使能控制信号或禁用控制信号时，输出屏蔽控制信号；以及在所述输入端口pad的输入信号的电压为非容忍电压时，基于所述内核控制信号IE1，输出路径使能信号或路径禁用信号；
所述逻辑调整电路22，与所述保护电路21的输出端耦接，适于在所述保护电路21输出所述屏蔽控制信号或所述路径禁用信号时，输出第一执行信号，在所述保护电路21输出所述路径使能信号时，输出第二执行信号；
所述执行电路23，与所述逻辑调整电路22的输出端、所述输入端口pad及所述接收电路2的输出端C1耦接，适于基于所述第一执行信号，断开所述输入端口pad与所述接收电路2的输出端C1之间的信号传输通路，以及基于所述第二执行信号，闭合所述输入端口pad的输入信号与所述接收电路2的输出端C1之间的信号传输通路。
当所述接收电路2的输入端口pad的输入信号的电压为容忍电压，且内核控制信号IE1为使能控制信号或禁用控制信号时，所述保护电路21可以输出屏蔽控制信号，所述逻辑调整电路22可以基于屏蔽控制信号，输出第一执行信号，所述执行电路23可以基于第一执行信号，断开所述输入端口pad与所述接收电路2的输出端C1之间的信号传输通路，由此可以避免对接收电路2的内部结构造成损坏，保证接收电路2的可靠性。
所述保护电路21还可以在所述输入端口pad的输入信号的电压为非容忍电压时，基于所述内核控制信号IE1，输出路径使能信号或路径禁用信号，所述逻辑调整电路22及执行电路23可以基于路径使能信号或路径禁用信号执行相应的操作，以相应所述内核控制信号IE1。
在本发明的一实施例中，所述使能控制信号可以为逻辑高电平信号。对应地，所述禁用控制信号为逻辑低电平信号。也就是说，芯片内核可以通过逻辑高电平信号来控制接收电路2使能，通过逻辑低电平信号来控制接收电路2禁用。
在本发明的一实施例中，所述偏置电压输入端NWELL的偏置电压值VNWELL为所述接收电路2的IO电源电压VDDIO及输入端口pad的输入信号的电压Vpad中的较大电压值。比如，当VDDIO≥Vpad时，Vpad为非容忍电压，此时，VNWELL＝VDDIO。当VDDIO＜Vpad时，Vpad为容忍电压，此时，VNWELL＝Vpad，即使得所述偏置电压输入端NWELL的偏置电压值与容忍电压相等。在本发明的实施例中，VDDIO＜VPAD时，Vpad大于电源电压VDDIO至少一个MOS管阈值电压Vth。
在具体实施中，所述保护电路21可以存在多种电路结构，具体不作限制。在本发明的一实施例中，所述保护电路21可以包括：电平位移子电路211、上拉子电路212及保护子电路213。其中：
所述电平位移子电路211，与所述接收电路2的内核控制信号输入端耦接，适于将所述内核控制信号输入端输入的内核控制信号IE1进行电平位移，产生与内核控制信号IE1逻辑一致的I/O控制信号IE1_IO；
所述上拉子电路212，与所述电平位移子电路211的输出端、逻辑调整电路22的输入端及偏置电压输入端NWELL耦接，适于在所述输入端口pad的输入信号的电压为非容忍电压且所述内核控制信号IE1为禁用控制信号时，输出逻辑高电平信号作为所述路径禁用信号；
所述保护子电路213，与所述电平位移子电路211的输出端、内核控制信号输入端、IO电源电压输入端及逻辑调整电路22的输入端耦接，适于在所述输入端口pad的输入信号的电压为容忍电压且所述内核控制信号IE1为使能控制信号或禁用控制信号时，输出逻辑高电平信号作为所述屏蔽控制信号，以及在所述输入端口pad的输入信号的电压为非容忍电压且所述内核控制信号为使能控制信号时，输出逻辑低电平信号作为所述路径使能信号。
通常情况下，内核控制信号IE1的电压幅值范围为[0，VDD]，其中VDD为芯片内核电源电压。经电平位移子电路211进行电平位移后，所产生的内核控制信号IE1的电压幅值范围为[0，VDDIO]。内核控制信号IE1与内核控制信号IE1的逻辑相同，即同为逻辑高电平或者逻辑低电平。在所述输入端口pad的输入信号的电压为非容忍电压的情况下，当内核控制信号IE1为逻辑高电平信号时，接收电路2使能。当内核控制信号IE1为逻辑低电平信号时，接收电路2禁用。
所述保护子电路213在输入端口pad的输入信号的电压为容忍电压且所述内核控制信号IE1为使能控制信号或禁用控制信号时，输出屏蔽控制信号，以禁用所述输入端口pad与所述接收电路2的输出端C1之间的信号传输通路。在输入端口pad的输入信号的电压为非容忍电压且所述内核控制信号IE1为使能控制信号时，输出与内核控制信号IE1逻辑相反的路径使能信号，以使能所述输入端口pad与所述接收电路2的输出端C1之间的信号传输通路，而所述上拉子电路212可以在输入端口pad的输入信号的电压为非容忍电压且所述内核控制信号IE1为禁用控制信号时，输出与内核控制信号IE1逻辑相反路径禁用信号，以禁用所述输入端口pad与所述接收电路2的输出端C1之间的信号传输通路，由此可以使得接收电路2可以兼容不同类型的输入信号。
在具体实施中，所述保护子电路213可以存在多种电路结构。在本发明的一实施例中，所述保护子电路213可以包括：串联连接的第一PMOS管MP1、第一NMOS管MN1以及第二NMOS管MN2。
其中，所述第一PMOS管MP1，源极及衬底与所述偏置电压输入端NWELL耦接，栅极与所述IO电源电压输入端耦接，漏极与所述第一NMOS管MN1的漏极及所述逻辑调整电路22的输入端耦接。
所述第一NMOS管MN1，栅极与所述第二NMOS管MN2的栅极及内核控制信号输入端耦接，衬底与所述第二NMOS管MN2的源极及衬底耦接于地，源极与所述第二NMOS管MN2的漏极耦接。
在本发明的一实施例中，所述上拉子电路212可以包括：第二PMOS管MP2，衬底及源极与所述偏置电压输入端NWELL耦接，栅极与所述电平位移子电路211的输出端耦接，漏极与所述逻辑调整电路22的输入端耦接。
当输入端口pad的输入信号的电压为容忍电压且内核控制信号IE1为使能控制信号时，VNWELL＝Vpad。由于VNWELL-VDDIO≥Vth，因此，第一PMOS管MP1及第二PMOS管MP2均导通。由于内核控制信号IE1为逻辑高电平信号，因此第一NMOS管MN1以及第二NMOS管MN2均导通。此时，第一NMOS管MN1以及第二NMOS管MN2的阻值远大于第一PMOS管MP1的阻值，因此使得所述保护子电路213输出端IE1N_VT所输出信号的电压V(IE1N_VT)为逻辑高电平。
当输入端口pad的输入信号的电压为容忍电压且所述内核控制信号IE1为禁用控制信号时，VNWELL＝Vpad。由于VNWELL-VDDIO≥Vth，第一PMOS管MP1及第二PMOS管MP2均导通，且由于所述内核控制信号IE1为逻辑低电平信号，第一NMOS管MN1以及第二NMOS管MN2均断开。因此，所述保护子电路213输出端IE1N_VT所输出信号电压V(IE1N_VT)被第一PMOS管MP1及第二PMOS管MP2上拉至逻辑高电平。
在输入端口pad的输入信号的电压为非容忍电压且所述内核控制信号为使能控制信号时，VNWELL＝VDDIO，第一PMOS管MP1及第二PMOS管MP2均截止。此时，由于内核控制信号IE1为逻辑低电平，第一NMOS管MN1以及第二NMOS管MN2均导通，使得所述保护子电路213输出端IE1N_VT所输出信号电压V(IE1N_VT)为逻辑低电平。
当输入端口pad的输入信号的电压为非容忍电压且所述内核控制信号IE1_IO为禁用控制信号时，VNWELL＝VDDIO。由于所述内核控制信号IE1_IO为逻辑低电平信号，因此，所述保护子电路213输出端IE1N_VT所输出信号电压V(IE1N_VT)被第二PMOS管MP2上拉至逻辑高电平。
在本发明的一实施例中，为了提高接收电路2的抗静电能力，所述保护子电路213还可以包括：耦接与所述第一PMOS管MP1的栅极及所述IO电源电压输入端之间的第一电阻R1。
在具体实施中，所述逻辑调整电路22可以存在多种电路结构，具体不作限制。在本发明的一实施例中，所述逻辑调整电路22可以包括：第一级反相器221，与非门222及第二级反相器223。
其中，所述第一级反相器221，与所述保护电路21的输出端IE1N_VT，适于生成与所述保护电路21的输出信号逻辑相反的信号并输入至所述与非门222；
所述与非门222，与所述第一级反相器221的输出端及所述电平位移子电路211的输出端耦接，适于对所述第一级反相器221的输出信号及所述内核控制信号IE1_IO执行与非操作；
所述第二级反相器223，与所述与非门222的输出端及所述执行电路23的输入端耦接，适于生成与所述与非门222的输出信号逻辑相反的第一执行信号或第二执行信号并输出至所述执行电路23。
所述第一级反相器221输出端IE1_VT所输出信号的电压V(IE1_VT)与V(IE1N_VT)逻辑相反。换句话说，当V(IE1N_VT)为逻辑高电平时，V(IE1_VT)为逻辑低电平。当V(IE1N_VT)为逻辑低电平时，V(IE1_VT)为逻辑高电平。经与非门222对V(IE1_VT)与内核控制信号IE1执行与非操作后，再经第二级反相器223得到与与非门222输出端IEN所输出信号的电压V(IEN)逻辑相反的第一执行信号或第二执行信号，由第一执行信号或第二执行信号控制执行电路23执行相应的操作。
在具体实施中，所述第一级反相器221可以存在多种电路结构，具体不作限制，只要能够对V(IE1N_VT)进行逻辑取反即可。在本发明的一实施例中，所述第一级反相器221可以包括：第三PMOS管MP3及第三NMOS管MN3。其中，所述第三PMOS管MP3，源极及衬底与所述IO电源电压输入端耦接，栅极与所述保护电路21的输出端及第三NMOS管MN3的栅极耦接，漏极与所述与非门222的输入端及第三NMOS管MN3的漏极耦接，所述第三NMOS管MN3的源极及衬底接地。
当V(IE1N_VT)为逻辑低电平时，第三PMOS管MP3导通，第三NMOS管MN3截止，V(IE1_VT)为逻辑高电平。当V(IE1N_VT)为逻辑高电平时，第三PMOS管MP3截止，第三NMOS管MN3导通，V(IE1_VT)为逻辑低电平。
在具体实施中，所述与非门222可以存在多种电路结构，具体不作限定，只要能够对所述第一级反相器221的输出信号及所述内核控制信号IE1执行与非操作即可。
在本发明的一实施例中，参照图2及3，所述与非门222可以包括：第四PMOS管MP4、第四NMOS管MN4、第五PMOS管MP5及第五NMOS管MN5。其中，所述第四PMOS管MP4，源极及衬底与所述电源电压输入端、第五PMOS管MP5的源极及衬底耦接，栅极与所述第四NMOS管MN4的栅极及所述电平位移子电路211的输出端耦接，漏极与所述第五PMOS管MP5的漏极、第四NMOS管MN4的漏极及所述第二级反相器223的输入端耦接。所述第四NMOS管MN4，衬底与所述第五NMOS管MN5的源极及衬底耦接于地，源极与所述第五NMOS管MN5的漏极耦接。所述第五PMOS管MP5，栅极与所述第一级反相器221的输出端及第五NMOS管MN5的栅极耦接。
当V(IE1_VT)为逻辑高电平、内核控制信号IE1为逻辑低电平时，第五NMOS管MN5及第四PMOS管MP4导通，所述与非门222输出端IEN所输出信号的电压V(IEN)为逻辑高电平。当V(IE1_VT)为逻辑高电平、内核控制信号IE1_IO为逻辑高电平时，第四NMOS管MN4及第五NMOS管MN5导通，所述与非门222输出端IEN所输出信号的电压V(IEN)为逻辑低电平。
当V(IE1_VT)为逻辑低电平、内核控制信号IE1为逻辑高电平时，第五PMOS管MP5及第四NMOS管MN4导通，所述与非门222输出端IEN所输出信号的电压V(IEN)为逻辑高电平。当V(IE1_VT)为逻辑低电平、内核控制信号IE1为逻辑低电平时，第四PMOS管MP4及第五PMOS管MP5导通，所述与非门222输出端IEN所输出信号的电压V(IEN)为逻辑高电平。
在具体实施中，所述第二级反相器223与所述第一级反相器221的电路结构可以相同，也可以不同，具体不作限定。
在本发明的一实施例中，所述第二级反相器223可以包括：第六PMOS管MP6及第六NMOS管MN6。其中，所述第六PMOS管MP6，源极及衬底与所述IO电源电压输入端耦接，栅极与所述与非门222的输出端及第六NMOS管MN6的栅极耦接，漏极与所述执行电路23的输入端及第六NMOS管MN6的漏极耦接，所述第六NMOS管的源极及衬底接地。
当V(IEN)为逻辑高电平时，第六NMOS管MN6导通，所述第二级反相器223输出端IE所输出信号的电压V(IE)为逻辑低电平。当V(IEN)为逻辑低电平时，第六PMOS管MP6导通，所述第二级反相器223输出端IE所输出信号的电压V(IE)为逻辑高电平。
在具体实施中，所述执行电路23可以存在多种电路结构，具体不作限定，只要能够根据所述第一执行信号及所述第二执行信号执行相应的操作即可。
在本发明的一实施例中，所述执行电路23可以包括：控制子电路231、开关子电路232以及下拉子电路233。其中：
所述控制子电路231，与所述逻辑调整电路22的输出端IE及所述输入端口pad耦接，适于基于所述第一执行信号，控制所述开关子电路232执行断开所述输入端口pad与所述接收电路2的输出端C1之间的信号传输通路的操作，以及基于所述第二执行信号，控制所述开关子电路232执行闭合所述输入端口pad与所述接收电路2的输出端C1之间的信号传输通路的操作；
所述开关子电路232，与所述控制子电路231及所述逻辑调整电路22的输出端IE耦接，适于基于所述逻辑调整电路22及所述控制子电路231的输出信号，断开或闭合所述输入端口pad与所述接收电路2的输出端C1之间的信号传输通路；
所述下拉子电路233，与所述开关子电路232耦接，适于在所述开关子电路232断开所述输入端口pad与所述接收电路2的输出端C1之间的信号传输通路时，将所述接收电路2输出信号的电压V(C1)下拉至逻辑低电平信号。
在本发明的一实施例中，所述开关子电路232可以存在多种电路结构，具体不作限制。在本发明的一实施例中，所述开关子电路包括：第七NMOS管MN7及第七PMOS管MP7，其中：
所述第七NMOS管MN7，栅极与所述逻辑调整电路22的输出端IE耦接，漏极与所述输入端口pad及所述第七PMOS管MP7的源极耦接，源极与所述接收电路2的输出端C1及所述第七PMOS管MP7的漏极耦接，衬底接地。所述第七PMOS管MP7，栅极与所述控制子电路231耦接，衬底与所述偏置电压输入端NWELL耦接。
当第七NMOS管MN7及第七PMOS管MP7均导通时，输入端口pad至输出端C1之间的信号传输通路闭合，输入端口pad输入的信号可以经输出端C1输出至芯片内核，即信号传输通路被使能。当第七NMOS管MN7及第七PMOS管MP7均截止时，输入端口pad至输出端C1之间的信号传输通路断开，输入端口pad输入的信号无法经输出端C1输出至芯片内核，即信号传输通路被禁用。
在本发明的一实施例中，所述控制子电路231可以包括：第八PMOS管MP8及第八NMOS管MN8。其中，所述第八PMOS管MP8，栅极与所述逻辑调整电路22的输出端IE耦接，源极与所输入端口pad耦接，漏极与所述第八NMOS管MN8的漏极耦接，衬底与所述偏置电压输入端NWELL耦接。所述第八NMOS管MN8，栅极与所述逻辑调整电路22的输出端IE耦接，源极及衬底接地，漏极与第七PMOS管MP7的栅极耦接。
当第二级反相器223输出端IE所输出信号的电压V(IE)为逻辑低电平时，第七NMOS管MN7及第八NMOS管MN8截止，第八PMOS管MP8导通，其漏极被拉到和源极等电位，即使得第七PMOS管的栅极和源极等电位，因此第七PMOS管MP7截止，故输入端口pad至输出端C1之间的信号传输通路断开。
当第二级反相器223输出端IE所输出信号的电压V(IE)为逻辑高电平时，第七NMOS管MN7及第八NMOS管MN8导通，第八PMOS管MP8截止，即使得第七PMOS管MP7的栅极被下拉到逻辑低，因此第七PMOS管MP7导通，故输入端口pad至输出端C1之间的信号传输通路闭合。
在本发明的一实施例中，所述下拉子电路233可以包括：第九NMOS管MN9，栅极与所述与非门222的输出端IEN耦接，源极及衬底接地，漏极与所述接收电路2的输出端C1耦接。当V(IEN)为逻辑高电平时，第九NMOS管MN9导通，令输出端C1所输出信号的电压V(C1)＝0，即使得接收电路2输出信号的电压为0。
需要说明的是，在本发明的实施例中，第二PMOS管MP2、第三PMOS管MP3、第三NMOS管MN3、第七NMOS管MN7、第七PMOS管MP7、第八PMOS管MP8及第八NMOS管MN8，可以选用能够独立承受容忍电压的高压MOS管，以获得更好的保护效果。
由上述内容可知，应用本发明实施例中的接收电路2，在输入端口pad输入信号的电压为容忍电压且内核控制信号使能或禁用所述接收电路2时，由保护电路21产生屏蔽控制信号，来控制输入端口pad至输出端C1之间信号传输通路的断开，由此可以保护接收电路2内部电路免受高压的影响，使得上述不具备输入电压容忍特性的接收电路2可以与具备输入电压容忍特性的电路可以共享一个输入信号。
参照图4，本发明实施例还提供了一种I/O接收机，所述I/O接收机可以包括：共享同一输入信号的多个接收电路，所述多个接收电路包括：至少一个上述实施例中任一种的接收电路2，以及至少一个具备输入电压容忍特性的接收电路3。
需要说明的是，所述接收电路2及接收电路3的数量不受限制，所述多个接收电路中可以仅包括一个接收电路2及一个接收电路3，也可以包括多个接收电路2以及多个接收电路3。可以理解的是，无论所述接收电路2及接收电路3的数量如何，均不构成对本发明的限制，且均在本发明的保护范围之内。
本发明的实施例中，为了方便描述所述I/O接收机的工作过程，以所述I/O接收机仅包括一个接收电路2及一个接收电路3为了进行说明。其中，接收电路2在内核控制信号IE1的控制下使能或者禁用，接收电路3在内核控制信号IE2的控制下使能或者禁用。C1为接收电路2的输出端，C2为接收电路3的输出端。
在具体实施中，所述I/O接收机还可以包括：偏置电压生成电路4，与所述不具备输入电压容忍特性的接收电路(接收电路2)的偏置电压输入端NWELL，及所述多个接收电路对应的输入端口pad和IO电源电压输入端耦接，适于为所述不具备输入电压容忍特性的接收电路提供偏置电压VNWELL。
在本发明的一实施例中，所述偏置电压生成电路4可以包括：第九PMOS管MP9及第十PMOS管MP10。其中，所述第九PMOS管MP9，源极与所述IO电源电压输入端耦接，栅极与所述多个接收电路的信号输入端pad耦接及所述I/O接收机的输入端口PAD耦接，漏极与所述不具备输入电压容忍特性的接收电路2的偏置电压输入端NWELL、所述第十PMOS管MP10的衬底和源极及所述第九PMOS管MP9的衬底耦接。所述第十PMOS管MP10，栅极与所述IO电源电压输入端耦接，漏极与所述第九PMOS管MP9的栅极耦接。
当VDDIO≥VPAD时，第九PMOS管MP9导通，第十PMOS管MP10截止，VNWELL约等于VDDIO当VDDIO＜PAD时，第九PMOS管MP9截止，第十PMOS管MP10导通，VNWELL约等于VPAD。
在本发明的一实施例中，所述偏置电压生成电路4还可以包括：耦接与所述输入端口与所述第九PMOS管栅极之间的第二电阻R2。通过设置所述第二电阻R2可以提高所述I/O接收机的抗静电性能。
图5～图8为图4中各接收电路在不同内核控制信号控制下的输出曲线示意图，内核电源电压VDD均为1.5V。
其中，图5为图4中各接收电路在输入信号为模拟信号时对应的输出曲线示意图。图6为I/O接收机输入端口PAD所输入信号为数字信号时对应的输出曲线示意图。参照图5及图6，通常情况下，当VPAD为非容忍电压时，即VPAD的上限电压值小于等于VDDIO，若内核控制信号IE1的电压为逻辑高电平，即内核控制信号IE1为使能控制信号，内核控制信号IE2的电压为逻辑低电平，即内核控制信号IE2为禁用控制信号，则接收电路2的输出电压V(C1)与VPAD逻辑变化一致，I/O接收机输入端输入的信号经接收电路2输出至芯片内核，而V(C2)被下拉至逻辑低电平。
参照图7，当VPAD为容忍电压时，即VPAD的上限电压值大于VDDIO，若内核控制信号IE1的电压为逻辑低电平，即内核控制信号IE1为禁用控制信号，内核控制信号IE2的电压为逻辑高电平，即内核控制信号IE2为使能控制信号，则接收电路3的输出电压V(C2)与VPAD逻辑变化一致，I/O接收机输入端输入的信号经接收电路3输出至芯片内核，而接收电路2可以屏蔽I/O接收机的输入端口PAD输入的信号以保证内部器件免受高压损坏，V(C1)被下拉至逻辑低电平。
参照图8，当VPAD为容忍电压时，即VPAD的上限电压值大于VDDIO，若内核控制信号IE1及IE2的电压均为逻辑高电平，即内核控制信号IE1及IE2均为使能控制信号，则接收电路2可以通过内部的保护电路产生屏蔽控制信号来屏蔽I/O接收机的输入端口PAD输入的信号，以保证内部器件免受高压损坏，使得V(C1)被下拉至逻辑低电平，接收电路3的输出电压V(C2)与VPAD逻辑变化一致，I/O接收机输入端输入的信号经接收电路3输出至芯片内核。
由上述内容可知，本发明实施例中的I/O接收机，由于不具备输入电压容忍特性的接收电路与具备输入电压容忍特性的接收电路可以共享同一输入信号，因此可以减少I/O接收机输入端口PAD数量，进而可以减小芯片面积，并且可以兼容更多类型的输入信号。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种I/O接收机的接收电路，其特征在于，所述接收电路不具备输入电压容忍特性，包括：保护电路、逻辑调整电路及执行电路，其中：
所述保护电路，与所述接收电路的偏置电压输入端及IO电源电压输入端耦接，适于在所述接收电路的输入端口的输入信号的电压为容忍电压，且内核控制信号为使能控制信号或禁用控制信号时，输出屏蔽控制信号；以及在所述输入端口的输入信号的电压为非容忍电压时，基于所述内核控制信号，输出路径使能信号或路径禁用信号；
所述逻辑调整电路，与所述保护电路的输出端耦接，适于在所述保护电路输出所述屏蔽控制信号或所述路径禁用信号时，输出第一执行信号，在所述保护电路输出所述路径使能信号时，输出第二执行信号；
所述执行电路，与所述逻辑调整电路的输出端、所述输入端口及所述接收电路的输出端耦接，适于基于所述第一执行信号，断开所述输入端口与所述接收电路的输出端之间的信号传输通路，以及基于所述第二执行信号，闭合所述输入端口与所述接收电路的输出端之间的信号传输通路。
2.如权利要求1所述的I/O接收机的接收电路，其特征在于，所述使能控制信号为逻辑高电平信号，所述禁用控制信号为逻辑低电平信号。
3.如权利要求2所述的I/O接收机的接收电路，其特征在于，所述偏置电压输入端的偏置电压值为所述接收电路的IO电源电压及输入端口的输入信号的电压中的较大电压值。
4.如权利要求3所述的I/O接收机的接收电路，其特征在于，所述保护电路包括：
电平位移子电路，与所述接收电路的内核控制信号输入端耦接，适于将所述内核控制信号输入端输入的内核控制信号进行电平位移，产生与所述内核控制信号逻辑一致的I/O控制信号；
上拉子电路，与所述电平位移子电路的输出端、逻辑调整电路的输入端及偏置电压输入端耦接，适于在所述输入端口的输入信号的电压为非容忍电压且所述内核控制信号为禁用控制信号时，输出逻辑高电平信号作为所述路径禁用信号；
保护子电路，与所述电平位移子电路的输出端、内核控制信号输入端、IO电源电压输入端及逻辑调整电路的输入端耦接，适于在所述输入端口的输入信号的电压为容忍电压且所述内核控制信号为使能控制信号或禁用控制信号时，输出逻辑高电平信号作为所述屏蔽控制信号，以及在所述输入端口的输入信号的电压为非容忍电压且所述内核控制信号为使能控制信号时，输出逻辑低电平信号作为所述路径使能信号。
5.如权利要求4所述的I/O接收机的接收电路，其特征在于，所述保护子电路包括：串联连接的第一PMOS管、第一NMOS管以及第二NMOS管，其中：
所述第一PMOS管，源极及衬底与所述偏置电压输入端耦接，栅极与所述IO电源电压输入端耦接，漏极与所述第一NMOS管的漏极及所述逻辑调整电路的输入端耦接；
所述第一NMOS管，栅极与所述第二NMOS管的栅极及内核控制信号输入端耦接，衬底与所述第二NMOS管的源极及衬底耦接于地，源极与所述第二NMOS管的漏极耦接。
6.如权利要求5所述的I/O接收机的接收电路，其特征在于，所述保护子电路还包括：耦接与所述第一PMOS管的栅极及所述IO电源电压输入端之间的第一电阻。
7.如权利要求4所述的I/O接收机的接收电路，其特征在于，所述上拉子电路包括：第二PMOS管，衬底及源极与所述偏置电压输入端耦接，栅极与所述电平位移子电路的输出端耦接，漏极与所述逻辑调整电路的输入端耦接。
8.如权利要求3所述的I/O接收机的接收电路，其特征在于，所述逻辑调整电路包括：第一级反相器，与非门及第二级反相器，其中：
所述第一级反相器，与所述保护电路的输出端耦接，适于生成与所述保护电路的输出信号逻辑相反的信号并输入至所述与非门；
所述与非门，与所述第一级反相器的输出端及所述电平位移子电路的输出端耦接，适于对所述第一级反相器的输出信号及所述内核控制信号执行与非操作；
所述第二级反相器，与所述与非门的输出端及所述执行电路的输入端耦接，适于生成与所述与非门的输出信号逻辑相反的第一执行信号或第二执行信号并输出至所述执行电路。
9.如权利要求8所述的I/O接收机的接收电路，其特征在于，所述第一级反相器包括：第三PMOS管及第三NMOS管，其中：
所述第三PMOS管，源极及衬底与所述IO电源电压输入端耦接，栅极与所述保护电路的输出端及第三NMOS管的栅极耦接，漏极与所述与非门的输入端及第三NMOS管的漏极耦接；
所述第三NMOS管的源极及衬底接地。
10.如权利要求8所述的I/O接收机的接收电路，其特征在于，所述与非门包括：第四PMOS管、第四NMOS管、第五PMOS管及第五NMOS管，其中：
所述第四PMOS管，源极及衬底与所述电源电压输入端、第五PMOS管的源极及衬底耦接，栅极与所述第四NMOS管的栅极及所述电平位移子电路的输出端耦接，漏极与所述第五PMOS管的漏极、第四NMOS管的漏极及所述第二级反相器的输入端耦接；
所述第四NMOS管，衬底与所述第五NMOS管的源极及衬底耦接于地，源极与所述第五NMOS管的漏极耦接；
所述第五PMOS管，栅极与所述第一级反相器的输出端及第五NMOS管的栅极耦接。
11.如权利要求8所述的I/O接收机的接收电路，其特征在于，所述第二级反相器包括：第六PMOS管及第六NMOS管，其中：
所述第六PMOS管，源极及衬底与所述IO电源电压输入端耦接，栅极与所述与非门的输出端及第六NMOS管的栅极耦接，漏极与所述执行电路的输入端及第六NMOS管的漏极耦接；
所述第六NMOS管的源极及衬底接地。
12.如权利要求8所述的I/O接收机的接收电路，其特征在于，所述执行电路包括：控制子电路、开关子电路以及下拉子电路，其中：
所述控制子电路，与所述逻辑调整电路的输出端及所述输入端口耦接，适于基于所述第一执行信号，控制所述开关子电路执行断开所述输入端口与所述接收电路的输出端之间的信号传输通路的操作，以及基于所述第二执行信号，控制所述开关子电路执行闭合所述输入端口与所述接收电路的输出端之间的信号传输通路的操作；
所述开关子电路，与所述控制子电路及所述逻辑调整电路的输出端耦接，适于基于所述逻辑调整电路及所述控制子电路的输出信号，断开或闭合所述输入端口与所述接收电路的输出端之间的信号传输通路；
所述下拉子电路，与所述开关子电路耦接，适于在所述开关子电路断开所述输入端口与所述接收电路的输出端之间的信号传输通路时，将所述接收电路输出信号的电压下拉至逻辑低电平信号。
13.如权利要求12所述的I/O接收机的接收电路，其特征在于，所述开关子电路包括：第七NMOS管及第七PMOS管，其中：
所述第七NMOS管，栅极与所述逻辑调整电路的输出端耦接，漏极与所述输入端口及所述第七PMOS管的源极耦接，源极与所述接收电路的输出端及所述第七PMOS管的漏极耦接，衬底接地；
所述第七PMOS管，栅极与所述控制子电路耦接，衬底与所述偏置电压输入端耦接。
14.如权利要求13所述的I/O接收机的接收电路，其特征在于，所述控制子电路包括：第八PMOS管及第八NMOS管，其中：
所述第八PMOS管，栅极与所述逻辑调整电路的输出端耦接，源极与所输入端口耦接，漏极与所述第八NMOS管的漏极耦接，衬底与所述偏置电压输入端耦接；
所述第八NMOS管，栅极与所述逻辑调整电路的输出端耦接，源极及衬底接地，漏极与所述第七PMOS管的栅极耦接。
15.如权利要求13所述的I/O接收机的接收电路，其特征在于，所述下拉子电路包括：第九NMOS管，栅极与所述与非门的输出端耦接，源极衬底接地，漏极与所述接收电路的输出端耦接。
16.一种I/O接收机，其特征在于，包括：共享同一输入信号的多个接收电路，所述多个接收电路包括：至少一个权利要求1～15任一项所述的接收电路，以及至少一个具备输入电压容忍特性的接收电路。
17.如权利要求16所述的I/O接收机，其特征在于，还包括：偏置电压生成电路，与所述不具备输入电压容忍特性的接收电路的偏置电压输入端，及所述多个接收电路对应的输入端口和IO电源电压输入端耦接，适于为所述不具备输入电压容忍特性的接收电路提供偏置电压。
18.如权利要求17所述的I/O接收机，其特征在于，所述偏置电压生成电路包括：第九PMOS管及第十PMOS管，其中：
所述第九PMOS管，源极与所述IO电源电压输入端耦接，栅极与所述多个接收电路的信号输入端耦接及所述I/O接收机的输入端口耦接，漏极与所述不具备输入电压容忍特性的接收电路的偏置电压输入端、所述第十PMOS管的衬底和源极及所述第九PMOS管的衬底耦接；
所述第十PMOS管，栅极与所述IO电源电压输入端耦接，漏极与所述第九PMOS管的栅极耦接。
19.如权利要求18所述的I/O接收机，其特征在于，所述偏置电压生成电路还包括：耦接与所述输入端口与所述第九PMOS管栅极之间的第二电阻。
CN201611239032.2A 2016-12-28 2016-12-28 I/o接收机及其接收电路 Active CN108255753B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611239032.2A CN108255753B (zh) 2016-12-28 2016-12-28 I/o接收机及其接收电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611239032.2A CN108255753B (zh) 2016-12-28 2016-12-28 I/o接收机及其接收电路

Publications (2)

Publication Number Publication Date
CN108255753A true CN108255753A (zh) 2018-07-06
CN108255753B CN108255753B (zh) 2020-05-19

Family

ID=62720387

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611239032.2A Active CN108255753B (zh) 2016-12-28 2016-12-28 I/o接收机及其接收电路

Country Status (1)

Country Link
CN (1) CN108255753B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110618958A (zh) * 2019-09-19 2019-12-27 成都锐成芯微科技股份有限公司 Gpio电路及芯片
CN113938151A (zh) * 2021-09-06 2022-01-14 上海顺久电子科技有限公司 一种应用于io接收器的接收电路、io接收器和芯片

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543733A (en) * 1995-06-26 1996-08-06 Vlsi Technology, Inc. High voltage tolerant CMOS input/output circuit
WO2002007316A1 (en) * 2000-07-14 2002-01-24 Artisan Components, Inc. Voltage tolerant input/output circuit
US6369619B1 (en) * 2000-05-26 2002-04-09 Artisan Components, Inc. Voltage tolerant input/output circuit
US6856173B1 (en) * 2003-09-05 2005-02-15 Freescale Semiconductor, Inc. Multiplexing of digital signals at multiple supply voltages in an integrated circuit
CN1783720A (zh) * 2004-10-28 2006-06-07 台湾积体电路制造股份有限公司 切换模组和高电压相容输入/输出电路
CN101640529A (zh) * 2008-07-30 2010-02-03 盛群半导体股份有限公司 电压输入及输出电路
TW201419697A (zh) * 2012-11-09 2014-05-16 Alchip Technologies Ltd 耐高壓輸入輸出電路
US8902554B1 (en) * 2013-06-12 2014-12-02 Cypress Semiconductor Corporation Over-voltage tolerant circuit and method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543733A (en) * 1995-06-26 1996-08-06 Vlsi Technology, Inc. High voltage tolerant CMOS input/output circuit
US6369619B1 (en) * 2000-05-26 2002-04-09 Artisan Components, Inc. Voltage tolerant input/output circuit
WO2002007316A1 (en) * 2000-07-14 2002-01-24 Artisan Components, Inc. Voltage tolerant input/output circuit
US6856173B1 (en) * 2003-09-05 2005-02-15 Freescale Semiconductor, Inc. Multiplexing of digital signals at multiple supply voltages in an integrated circuit
CN1783720A (zh) * 2004-10-28 2006-06-07 台湾积体电路制造股份有限公司 切换模组和高电压相容输入/输出电路
CN101640529A (zh) * 2008-07-30 2010-02-03 盛群半导体股份有限公司 电压输入及输出电路
TW201419697A (zh) * 2012-11-09 2014-05-16 Alchip Technologies Ltd 耐高壓輸入輸出電路
US8902554B1 (en) * 2013-06-12 2014-12-02 Cypress Semiconductor Corporation Over-voltage tolerant circuit and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110618958A (zh) * 2019-09-19 2019-12-27 成都锐成芯微科技股份有限公司 Gpio电路及芯片
CN113938151A (zh) * 2021-09-06 2022-01-14 上海顺久电子科技有限公司 一种应用于io接收器的接收电路、io接收器和芯片

Also Published As

Publication number Publication date
CN108255753B (zh) 2020-05-19

Similar Documents

Publication Publication Date Title
KR102310121B1 (ko) Esd 보호 기능을 갖는 집적 회로와 이를 포함하는 전자 시스템
CN102545872B (zh) 混合电压式输入/输出缓冲器
US8385036B2 (en) System and method for negative voltage protection
CN114050816B (zh) 一种防i2c接口倒灌电流的电路
CN108255753A (zh) I/o接收机及其接收电路
CN105528322B (zh) 一种防热插拔驱动可选的输出驱动电路
CN114895738B (zh) 一种fail-safe控制电压产生电路、防倒灌电路
TWI508448B (zh) 低漏電之輸出入電路與相關裝置
CN103269217B (zh) 输出缓冲器
CN109933120A (zh) 一种电压切换电路及芯片
CN107039422A (zh) 一种集成电路esd全芯片防护电路
CN101330208A (zh) 静电放电保护电路
CN104716938B (zh) 一种栅跟随输入输出电路
CN203799408U (zh) 双界面智能卡输入输出单元供电电路和电源管理装置
CN102487278B (zh) 低漏电的输出入电路与相关装置
US20190140642A1 (en) Low leakage isolation cell
CN206480626U (zh) 一种静电放电保护电路、芯片及电子设备
JP3804633B2 (ja) 半導体集積回路
CN104601162B (zh) 一种可复用的数字输入输出接口电路
US9124086B2 (en) Failsafe ESD protection
CN103181079B (zh) 电压切换电路、集成器件和集成电路、以及电压切换的方法
CN215344532U (zh) 一种适用于编程高压输入的通用io电路
CN105322940A (zh) 传送电路
CN105871366B (zh) 抗单粒子效应的从亚阈值到超阈值的cmos电平转换电路
CN105207663B (zh) 一种兼容pecl/ttl/cmos电平的输出电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant