CN105322940A - 传送电路 - Google Patents

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Abstract

一种传送电路，包含有：一第一晶体管，其具有一源极耦接至该传送电路的一第一参考电压端以及一漏极耦接至该传送电路的一第一输出端；一第二晶体管，其具有一源极耦接至该第一晶体管的一栅极，以及一漏极耦接至该传送电路的该第一输出端；以及一第三晶体管，其具有一漏极耦接至该传送电路的该第一输出端，一源极耦接至该传送电路的一第二参考电压端，以及一栅极以接收一第一传送输入信号；其中该第一、第二晶体管为第一型晶体管，以及该第三晶体管为不同于第一型晶体管的第二型晶体管。

Description

传送电路
技术领域
本发明所公开的实施例涉及电路设计技术领域，特别涉及一种具有漏电防止功能的传送电路。
背景技术
当信号传输线路(例如高解析度多媒体接口(HighDefinitionMultimediaInterface,HDMI)传输线)两端的传送端(例如笔记本电脑或电脑的高解析度多媒体接口的前端传送电路)和接收端(例如屏幕或电视的高解析度多媒体接口的前端接收电路)操作于某些特殊的状况下，例如接收端的开机(即上电)时间早于传送端，则有可能会因为电路设计不良，使得从接收端产生一条漏电路径到传送端，而导致漏电流流经此一路径。一旦长时间处于这样的状态，除了耗电以外，亦可能因为电极迁移(electrodemigration)造成电路的损毁。
图1是一传送端10和一接收端11相连接时的电路图。其中传送端10是采用现有的设计架构。当接收端11的一电源VDDRX已上电，但传送端10的电源VDDTX尚未上电，则经过一段时间后，电源VDDTX会接近0伏特。又，控制信号VA的逻辑值是由一逻辑电路102来决定，其中两输入(VK和VQ)的反及闸(NANDgate)晶体管18、19也会导通，未上电的电源VDDTX因而将一控制电压VA慢慢拉往0伏特，造成原本应该被关闭的晶体管14、15导通。一般来说，电阻R1、R2以及晶体管14、15的等效电阻值都不大，所以从接收端11的电源VDDRX到传送端10电源VDDTX所形成的路径为低阻抗。依据欧姆定律，传送端10会从接收端11抽取大电流，造成接收端11漏电流。因此，需要一种新颖的设计来改善在此一特殊状况下的漏电问题。
发明内容
根据本发明的实施例，公开一种具有漏电防止功能的传送电路以解决上述问题。
依据本发明的一实施例，提出一种传送电路，包含有：一第一晶体管，其具有一源极耦接至该传送电路的一第一参考电压端以及一漏极耦接至该传送电路的一第一输出端；一第二晶体管，其具有一源极耦接至该第一晶体管的一栅极，以及一漏极耦接至该传送电路的该第一输出端；以及一第三晶体管，其具有一漏极耦接至该传送电路的该第一输出端，一源极耦接至该传送电路的一第二参考电压端，以及一栅极以接收一第一传送输入信号；其中该第一、第二晶体管为第一型晶体管，以及该第三晶体管为不同于第一型晶体管的第二型晶体管。
依据本发明的另一实施例，提出一种传送电路，包含有：一第一晶体管，其具有一源极耦接至该传送电路的一第一参考电压端以及一漏极耦接至该传送电路的一第一输出端；一第一电流源，耦接于该第一晶体管的一栅极以及该传送电路的一第二参考电压端之间；以及一第二晶体管，其具有一漏极耦接至该传送电路的该第一输出端，一源极耦接至该传送电路的该第二参考电压端，以及一栅极以接收一第一传送输入信号；其中该第一晶体管为第一型晶体管，以及该第二晶体管为不同于第一型晶体管的第二型晶体管。
本发明主要的精神在于针对现有的前端传送电路，也就是传送端10，来进行改良，以避免现有技术中的漏电问题。
附图说明
图1是一传送端和一接收端相连接时的电路图。
图2为本发明具漏电防止功能的传送电路的第一示范性实施例的电路示意图。
图3为本发明具漏电防止功能的传送电路的第二示范性实施例的电路示意图。
图4为本发明漏电防止电路的第三示范性实施例的电路示意图。
附图标记说明：
10、20、30、40传送端
11接收端
200、26、27、36、37N型金属氧化物半导体
102、202逻辑电路
22、23、32、33输出端
14、15、18、19、24、25、28、29、34、35P型金属氧化物半导体
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的元件。所属领域中技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。
图2为本发明具漏电防止功能的传送电路的第一示范性实施例的电路示意图。一传送端20是由一电源VDDTX供电，和图1中相同的接收端11是由电源VDDRX供电，IBIAS是传送端20的偏压电流源。本发明主要的精神在于针对现有的前端传送电路，也就是传送端20，来进行改良，以避免现有技术中的漏电问题。为了便于说明，在本实施例中，传送端20是高解析度多媒体接口(HighDefinitionMultimediaInterface,HDMI)的前端传送电路，而接收端11是高解析度多媒体接口的局部前端接收电路。传送端20会经由输出端(outputpad)22、23以及高解析度多媒体接口缆线或是印刷电路板上的线路，来和接收端11相连接并传送模拟信号。电阻R1和电阻R2分别是传送端20和接收端11的终端电阻(terminationresistor)，晶体管24和25是P型金属氧化物半导体(P-channelMetalOxideSemiconductor,PMOS)，用途是当作终端电阻R1的开关。晶体管24和25是由一控制信号VA所控制。在正常操作时，当控制信号VA的逻辑为0时，晶体管24和25会被导通；当控制信号VA的逻辑为1时，晶体管24和25会被关闭。又，控制信号VA的逻辑值是由一逻辑电路202来决定，为简明起见，在此实施例中，逻辑电路202亦由电源VDDTX所供电，然实际上不以此限。晶体管26和27是N型金属氧化物半导体(N-channelMetalOxideSemiconductor,NMOS)。传送端20的一对差动输入信号VP、VN分别会被输入至晶体管26的栅极和晶体管27的栅极。应注意的是，本发明并不限定于应用在高解析度多媒体接口标准的前端差动传送电路，实际上应可应用在其它相似的场合、标准以及单端电路。且本发明晶体管的型式(N或PMOS)可以依实际的应用来调整选择。
在不正常操作时，接收端11已上电一段时间但传送端20仍未上电，为了避免晶体管24、25被导通，造成由接收端11的电源VDDRX到传送端20的电源VDDTX的漏电路径形成，本实施例中会利用晶体管28、29以及电阻R3来作为漏电防止机制。照先前所说的不正常操作，当传送端20未上电达一段时间时，晶体管29的一栅极电压VC和晶体管28的一栅极电压VB会接近0伏特。而从输出端22、23往传送端20看进去，会得到经过电阻R1、晶体管24或25到电源VDDTX的一第一路径；以及经过电阻R3、晶体管29以及晶体管28的一第二路径。由于通常电源VDDTX和地电压之间具有稳压电容，再加上寄生电容效应，因此电容值会远大于由输出端22或23经由电阻R3、晶体管29、28的寄生电容。造成该第一路径的1/RC时间常数会较该第二路径的1/RC时间常数来的大得多。换句话说，晶体管28的一栅极电压VB和晶体管29的一栅极电压VC在传送端20未上电一段时间后会趋近于0伏特，因此晶体管28、29会导通，引进接收端11的电源VDDRX，造成第二路径上的电压VA被接收端的电源VDDRX拉升至高电位，使得晶体管24、25关闭，该第一路径因此呈现开路的状态。这样一来，电源VDDRX便无法再经过该第一路径产生漏电。
实务上，晶体管28可以在正常模式下关闭以阻隔电压VA和接收端的电源VDDRX。电阻R3可以用来提供阻抗匹配(impedancematching)及/或静电保护功能(ESDprotection)，进而保护P型晶体管29。不过亦可使用其他静电保护的方式来实现相同目的，不以此为限。因此，晶体管28在此实施例中为必要元件，而电阻R3和晶体管29并非必要的元件。不过晶体管28、电阻R3和晶体管29的设计均可视情况作变化。
请同时参考图1和图2，相较于现有的设计，控制电压VA的逻辑电路202和逻辑电路102的不同之处在于逻辑电路202多增加一N型晶体管200。N型晶体管200的控制信号VEN在电源VDDTX没电时接近逻辑0，例如可以使用弱拉下(weaklypulldown)电路使VEN接近逻辑0。晶体管200的功用是避免在传送端20未上电但接收端11已上电的情况下，电源VDDRX经过该第二路径和晶体管18、19漏至电源VDDTX。不过逻辑电路202的设计可视情况作变化。
图3为本发明具漏电防止功能的传送电路的第二示范性实施例的电路示意图。一传送端30是由一电源VDDTX供电，和图1中相同的接收端11是由电源VDDRX供电，IBIAS是传送端20的偏压电流源。相似地。本发明主要的精神在于针对现有的前端传送电路，也就是传送端30，来进行改良，以避免现有技术中的漏电问题。为了便于说明，在本实施例中，传送端30是高解析度多媒体接口的前端传送电路，而接收端11是高解析度多媒体接口的局部前端接收电路。传送端30会经由输出端(outputpad)32、33以及高解析度多媒体接口缆线或是印刷电路板上的线路，来和接收端11相连接并传送模拟信号。电阻R1和电阻R2分别是传送端20和接收端11的终端电阻，晶体管34和35是P型金属氧化物半导体，用途是当作终端电阻R1的开关。晶体管34和35是分别由一控制信号VX和一控制信号VY所控制。在正常操作时，当控制信号VX和控制信号VY的逻辑为0时，晶体管34和35会被导通；当控制信号VX和控制信号VY的逻辑为1时，晶体管34和35会被关闭。晶体管36和37是N型金属氧化物半导体。传送端30的一对差动输入信号VP、VN分别会被输入至晶体管36的栅极和晶体管37的栅极。应注意的是，本发明并不限定于应用在高解析度多媒体接口标准的前端差动传送电路，实际上应可应用在其它相似的场合、标准以及单端电路。
在不正常操作时，接收端11已上电一段时间但传送端30仍未上电，为了避免晶体管34、35被导通，造成由接收端11的电源VDDRX到传送端30的电源VDDTX的漏电路径形成，本实施例中会利用至少一电流源IB来作为漏电防止机制。照先前所说的不正常操作，当传送端30未上电达一段时间时，电流源IB无法供应电流，形同浮接(floating)。电源VDDRX对电容C进行充电使得控制信号VX和控制信号VY的电压被接收端的电源VDDRX拉升至高电位，使得晶体管34、35关闭，经过电阻R1、晶体管34或35到电源VDDTX的一第一路径因此呈现开路的状态。这样一来，电源VDDRX便无法再经过该第一路径产生漏电。
实务上，当传送端30的电源VDDTX开始供电时，电流源IB会有很小的电流，控制信号VX和控制信号VY的电压位准因此会被拉低，晶体管34和35便可导通。也就是说，可以通过控制电流源IB来决定晶体管34和35的导通与否，以决定晶体管34、35是否关闭，因此实质地达到漏电防止的效果。其中电阻R4和电容C的设计均可视情况作变化。图4为本发明漏电防止电路的第三示范性实施例的电路示意图。其中一传送端40的漏电防止电路是来自图3的变化设计。也就是将控制信号VX和控制信号VY合并，因此原本控制信号VX和控制信号VY分别各需要一组电流源IB和电容C，而在传送端40中只需要一组电流源IB和电容C。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种传送电路，包含有：
一第一晶体管，其具有一源极耦接至该传送电路的一第一参考电压端以及一漏极耦接至该传送电路的一第一输出端；
一第二晶体管，其具有一源极耦接至该第一晶体管的一栅极，以及一漏极耦接至该传送电路的该第一输出端；以及
一第三晶体管，其具有一漏极耦接至该传送电路的该第一输出端，一源极耦接至该传送电路的一第二参考电压端，以及一栅极以接收一第一传送输入信号；
其中该第一、第二晶体管为第一型晶体管，以及该第三晶体管为不同于第一型晶体管的第二型晶体管。
2.如权利要求1所述的传送电路，其中该第二晶体管作为一漏电防止电路。
3.如权利要求2所述的传送电路，其中当一接收电路耦接至该传送电路，且该接收电路的一电压源已上电而耦接至该传送电路的该第一参考电压端的一电压源未上电时，该漏电防止电路会防止从该接收电路的该电压源形成一漏电路径至该传送电路的该第一参考电压端的该电压源。
4.如权利要求1所述的传送电路，另包含有一逻辑控制电路，包含有：
一第四晶体管，其具有一源极耦接至该传送电路的该第一参考电压端；以及
一第五晶体管，其具有一漏极耦接至该第四晶体管的一漏极，以及一源极耦接至该第一晶体管的该栅极；
其中该第四晶体管为第一型晶体管，以及该第五晶体管为第二型晶体管。
5.如权利要求1所述的传送电路，另包含有：
一第四晶体管，其具有一源极耦接至该传送电路的该第一参考电压端，以及一漏极耦接至该传送电路的一第二输出端；以及
一第五晶体管，其具有一漏极耦接至该传送电路的该第二输出端，一源极耦接至该传送电路的该第二参考电压端，以及一栅极以接收一第二传送输入信号，其中该第一、第二传送输入信号为一差动信号；
其中该第二晶体管的该源极另耦接至该第四晶体管的一栅极，以及该第二晶体管的该漏极另耦接至该第二输出端；该第四晶体管为第一型晶体管；以及该第五晶体管为第二型晶体管。
6.如权利要求5所述的传送电路，另包含有：
一第一电阻，耦接于该第一输出端以及该第二晶体管之间；
一第二电阻，耦接于该第二输出端以及该第二晶体管之间；
一第六晶体管，作为经过该第一电阻的路径的导通开关；以及
一第七晶体管，作为经过该第二电阻的路径的导通开关；
其中该第六、第七晶体管为第一型晶体管。
7.如权利要求5所述的传送电路，另包含有一逻辑控制电路，包含有：
一第六晶体管，其具有一源极耦接至该传送电路的该第一参考电压端；以及
一第七晶体管，其具有一漏极耦接至该第六晶体管的一漏极，以及一源极耦接至该第一、第二晶体管的该栅极；
其中该第六晶体管为第一型晶体管，以及该第七晶体管为第二型晶体管。
8.一种传送电路，包含有：
一第一晶体管，其具有一源极耦接至该传送电路的一第一参考电压端以及一漏极耦接至该传送电路的一第一输出端；
一第一电流源，耦接于该第一晶体管的一栅极以及该传送电路的一第二参考电压端之间；以及
一第二晶体管，其具有一漏极耦接至该传送电路的该第一输出端，一源极耦接至该传送电路的该第二参考电压端，以及一栅极以接收一第一传送输入信号；
其中该第一晶体管为第一型晶体管，以及该第二晶体管为不同于第一型晶体管的第二型晶体管。
9.如权利要求8所述的传送电路，其中该第一电流源作为一漏电防止电路。
10.如权利要求9所述的传送电路，其中当一接收电路耦接至该传送电路，且该接收电路的一电压源已上电而耦接至该传送电路的该第一参考电压端的一电压源未上电时，该漏电防止电路会防止从该接收电路的该电压源形成一漏电路径至该传送电路的该第一参考电压端的该电压源。
11.如权利要求8所述的传送电路，另包含有：
一第一电阻，耦接于该第一输出端以及该第一晶体管的该栅极之间；以及
一第一电容，耦接于该第一晶体管的该栅极以及该第二参考电压端之间。
12.如权利要求11所述的传送电路，另包含有：
一第三晶体管，其具有一栅极耦接至该第一晶体管的该栅极，一源极耦接至该传送电路的该第一参考电压端，以及一漏极耦接至该传送电路的一第二输出端；以及
一第四晶体管，其具有一漏极耦接至该传送电路的该第二输出端，一源极耦接至该传送电路的该第二参考电压端，以及一栅极以接收一第二传送输入信号，其中该第一、第二传送输入信号为一差动信号；
其中该第三晶体管具为第一型晶体管，以及该第四晶体管为第二型晶体管。
13.如权利要求8所述的传送电路，另包含有：
一第三晶体管，其具有一源极耦接至该传送电路的该第一参考电压端，以及一漏极耦接至该传送电路的一第二输出端；
一第四晶体管，其具有一漏极耦接至该传送电路的该第二输出端，一源极耦接至该传送电路的该第二参考电压端，以及一栅极以接收一第二传送输入信号，其中该第一、第二传送输入信号为一差动信号；以及
一第二电流源，耦接于该第三晶体管的一栅极以及该传送电路的该第二参考电压端之间；
其中该第三晶体管为第一型晶体管，以及该第四晶体管为第二型晶体管。
14.如权利要求13所述的传送电路，另包含有：
一第一电阻，耦接于该第一输出端以及该第一晶体管的该栅极之间；
一第一电容，耦接于该第一晶体管的该栅极以及该第二参考电压端之间；
一第二电阻，耦接于该第二输出端以及该第三晶体管的该栅极之间；以及
一第二电容，耦接于该第三晶体管的该栅极以及该第二参考电压端之间。
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