CN108122931A - 像素结构及像素结构制造方法 - Google Patents

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Abstract

本发明公开了一种像素结构，包含开关元件以及储存电容。开关元件具有一个漏极电极以及设置于高介电常数介电层上的源极电极，高介电常数介电层的介电常数k等于或大于8。储存电容具有第一电容电极、第二电容电极以及第三电容电极，其中钝化层设置于第二电容电极与第三电容电极之间，且高介电常数介电层亦设置于第一电容电极与第二电容电极之间。像素结构亦具有共用线，共用线连接至第一电容电极、数据线以及栅极线，安排第一电容电极、数据线以及栅极线使得其中两者在低介电常数介电层的跨越区彼此跨越，低介电常数介电层的介电常数k等于或小于5。

Description

像素结构及像素结构制造方法
技术领域
本发明大体上有关于一种显示面板。更特定而言，是有关于一种主动矩阵基板，具有用以驱动显示面板的薄膜晶体管阵列。
背景技术
一般而言，显示面板具有排列为二维矩阵的众多像素。为驱动显示面板，主动矩阵基板包含大量的由薄膜晶体管(thin film transistors,TFTs)所制成的开关元件，以驱动该些像素。
本技术领域现有的开关元件具有漏极电极、源极电极以及栅极电极，且每个像素皆具有像素电极以及储存电荷用的储存电容，储存电容介于像素电极以及共用线之间。随着驱动的显示面板尺寸增大，其解析度亦增高，像素的定址时间(addressing time)变得非常短，且显示面板的电容负载变高，导致显示像素的充电时间严重下降。
每个阵列中的像素可配置如美国专利号第7,250,992号专利以及其延续案美国专利号第7,345,717专利中所揭露，两者(后续简称Lai案)皆已让与友达光电股份有限公司，即本案受让人的母公司。如Lai案的图1所示，每个像素包含由一对栅极线(扫描线)跟一对数据线(信号线)所定义的矩形区。可于该矩形区中设置薄膜晶体管作为开关装置以及像素电极。薄膜晶体管的栅极可由定义该像素的栅极线延伸，薄膜晶体管的源极可由定义该像素的数据线延伸，而薄膜晶体管的该漏极可通过通孔电性连接至像素电极。
如Lai案进一步所述，栅极线、数据线、薄膜晶体管以及像素电极可由多层程序形成。举例而言，栅极线以及薄膜晶体管的栅极可于第一金属程序层中形成，而数据线以及薄膜晶体管的源极跟漏极可于第二金属程序层中形成。如Lai案所述，重叠金属层的存在会造成薄膜晶体管的源极与漏极之间的寄生电容，以及漏极与栅极间的寄生电容。两个程序层的对位变化可造成上述寄生电容的改变，造成显示器运作时所不乐见的影响。如Lai案所揭露，可由补偿结构形成补偿电容，由至少一个栅极以及栅极线延伸并覆盖一部份的漏极。补偿结构的配置，可使当两金属程序层偏移时，栅极漏极寄生电容跟漏极与补偿结构间的电容维持一个实质上不变的常数。
薄膜晶体管、栅极线、数据线以及像素电极可由如美国专利号第7,170,092号专利中的图1与图2e，以及其分案美国专利号第7,507,612号专利中所示的多层结构中形成。上述两案(后续简称Lai等人案)皆让与友达光电，即本案受让人的母公司，且上述两案整体引入本案中作为参考。多层结构可包含依序设置于基板上的第一导电层、第一绝缘层、半导体层、参杂半导体层以及第二导电层。其可更包含第二绝缘层以及设置于第二绝缘层上的像素电极。第一导电层可包含至少一条栅极线或栅极电极。参杂半导体层可包含源极与漏极。第二导电层可包含源极电极以及漏极电极。举例而言，如Lai等人案的第2A-2D图中所揭露，多层结构可藉由一系列的湿式与干式蚀刻程序形成。
其他形成薄膜晶体管的技术揭露于美国专利号第7,652,285号专利(后续简称Chen案)中，其已让与友达光电股份有限公司，即本案受让人的母公司，该专利的整体引入本案中做为参考。如Chen案中所揭露，为形成薄膜晶体管的通道，蚀刻第二金属层以打开第二金属层位于栅极电极上方的部分，并分隔源极区与漏极区。此蚀刻可使用多种方法执行，举例而言，包含如Chen案的第2A-2E图中的背通道(back-channel)蚀刻程序以及Chen案的第5A-5D图与图6中所揭露的蚀刻停止(etch stop)程序。
因此，希望发展出一种能实现在效能优化的同时亦可维持相对低制造成本的显示面板。
发明内容
本发明提出一种显示面板中的像素结构。像素结构包含开关元件以及储存电容。开关元件具有一个漏极电极以及设置于高介电常数介电层上的源极电极，高介电常数介电层的介电常数k等于或大于8。储存电容具有第一电容电极、第二电容电极以及第三电容电极，其中钝化层设置于第二电容电极与第三电容电极之间，且高介电常数介电层亦设置于第一电容电极与第二电容电极之间。像素结构亦具有共用线，共用线连接至第一电容电极、数据线以及栅极线，安排第一电容电极、数据线以及栅极线使得其中两者在低介电常数介电层的跨越区彼此跨越，低介电常数介电层的介电常数k等于或小于5。
因此，本发明的第一个面向，为用于具有基板的显示面板中的像素结构，像素结构包含：
一开关元件，包含：
一栅极电极，设置于该基板上；
一第一介电层，设置于该栅极电极上；
一半导体层，设置于该第一介电层上；以及
一漏极电极与一源极电极，设置于该半导体层上，该第一介电层具有
等于或大于8的介电常数；
一储存电容，包含一第一电容电极、一第二电容电极、一第三电容电极、一钝化层以及一第二介电层，该钝化层设置于该第二电容电极与该第三电容电极之间，该第二介电层设置于该第一电容电极与该第二电容电极之间，该第二介电层具有等于或大于8的介电常数；
一像素电极，电性连接至该漏极电极；
一第一信号线，电性连接至该源极电极；
一第二信号线，电性连接至该栅极电极；以及
一共用线，电性连接至该储存电容，其中该第一信号线、该第二信号线以及该共用线中的两者于一跨越区跨越过一第三介电层并彼此跨越，该第三介电层具有等于或小于5的介电常数。
依据本发明的一实施方式，该开关元件更包含一绝缘层，该绝缘层设置于该第一介电层与该半导体层之间。
依据本发明的一实施方式，该开关元件更包含：
另一钝化层，设置于该漏极电极与该源极电极上，以及
一第二栅极电极，设置于该另一钝化层上，该第二栅极电极电性通过一通孔连接至该栅极电极。该另一钝化层具有高于5的介电常数。
依据本发明的一实施方式，该第一信号线以及该第二信号线于一第一跨越区彼此跨越，且该共用线以及该第二信号线于一第二跨越区彼此跨越，且其中该第三介电层至少在该第一跨越区设置于该第一信号线以及该第二信号线之间，以及至少在该第二跨越区设置于该共用线以及该第二信号线之间。
依据本发明的一实施方式，该第一信号线以及该第二信号线于一第一跨越区彼此跨越，且该共用线以及该第一信号线于一第二跨越区彼此跨越，且其中该第三介电层至少在该第一跨越区设置于该第一信号线以及该第二信号线之间，以及至少在该第二跨越区设置于该共用线以及该第一信号线之间。
依据本发明的一实施方式，像素结构更包含：
一第四介电层，设置于该第二信号线上；以及
另一钝化层，设置于该第四介电层上以及该共用线上，该第四介电层具有等于或大于8的介电常数，其中该第一信号线以及该第二信号线于一第一跨越区彼此跨越，且该共用线以及该第一信号线于一第二跨越区彼此跨越，且其中
该第三介电层至少在该第一跨越区设置于该另一钝化层上并介于该第一信号线与该第二信号线之间，以及至少在该第二跨越区设置于该另一钝化层上并介于该共用线与该第一信号线之间。
依据本发明的一实施方式，像素结构更包含一绝缘层，该绝缘层至少于该第一跨越区设置于该第四介电层与该另一钝化层之间，以及至少于该第二跨越区设置于该第四介电层以及该共用线之间。
依据本发明的一实施方式，像素结构更包含：
一第四介电层，设置于该第二信号线上与该共用线上；以及
另一钝化层，设置于该第四介电层上，该第四介电层具有等于或大于8的介电常数，其中该第一信号线以及该第二信号线于一第一跨越区彼此跨越，且该共用线与该第一信号线于一第二跨越区彼此跨越，且其中
该第三介电层至少在该第一跨越区设置于该另一钝化层上并介于该第一信号线以及该第二信号线之间，并至少在该第二跨越区设置于该另一钝化层上并介于该共用线与该第一信号线之间。
依据本发明的一实施方式，像素结构亦包含一绝缘层，绝缘层至少于该第一跨越区设置于该第四介电层与该钝化层之间。
依据本发明的一实施方式，该共用线与该第一信号线于一第二跨越区彼此跨越，且其中
该第三介电层至少在该第二跨越区设置于该另一钝化层上并介于该共用线与该第一信号线之间。
依据本发明的一实施方式，像素结构亦包含绝缘层。绝缘层至少在第一跨越区与第二跨越区设置于第四介电层与钝化层之间。
依据本发明的一实施方式，像素电极电性连接至该漏极电极，其中该第三电容电极电性连接至该像素电极，该第二电容电极电性连接至该共用线，以及该第一电容电极通过一通孔电性连接至该第三电容电极。
依据本发明的一实施方式，该第一电容电极电性连接至该共用线，该第二电容电极电性连接至该漏极电极，且该第一电容电极通过一通孔电性连接至该第三电容电极。
依据本发明的一实施方式，第三电容电极电性连接至该像素电极，该第二电容电极电性连接至该共用线，且该第一电容电极通过一通孔电性连接至该第三电容电极，且其中该储存电容更包含一绝缘层，该绝缘层设置于该第二电容电极以及该第二介电层之间。
依据本发明的一实施方式，电容电极更包含一第四介电层，该第四介电层设置于该第三电容电极以及该钝化层之间，其中该第四介电层具有等于或小于5的介电常数。
依据本发明的一实施方式，第一电容电极电性连接至该共用线、该第二电容电极电性连接至该漏极电极且该第三电容电极通过一通孔电性连接至该第一电容电极，且其中该储存电容进一步包含一绝缘层，该绝缘层设置于该第二电容电极以及该第二介电层之间。
依据本发明的一实施方式，第一介电层以及该第二介电层由一材料所制成，该材料选自由Al2O3、Ta2O5以及HfO2所组成的一群组。
本发明的第二个面向亦为一种像素结构，用于具有一基板的一显示器面板中，该像素结构包含：
一开关元件，包含：
一栅极电极，设置于该基板上；
一半导体层，设置于该栅极电极上；以及
一漏极电极与一源极电极，设置于该半导体层上；以及
一储存电容，包含一第一电容电极、一第二电容电极、一第三电容电极以及一钝化层，该钝化层设置于该第二电容电极以及该第三电容电极之间，该第一电容电极设置于该基板上，其中一介电材料设置于该储存电容中的该第一电容电极以及该第二电容电极之间，并设置于该开关元件中的该栅极电极与该半导体层之间，该介电材料具有等于或大于8的介电常数。
依据本发明的一实施方式，像素结构更包含：
一像素电极，电性连接至该漏极电极；
一第一信号线，电性连接至该源极电极；
一第二信号线，电性连接至该栅极电极；
一共用线，电性连接至该储存电容的该第二电容电极；以及
一介电层，至少设置于该第二信号线上，其中该第一信号线以及该第二信号线于一跨越区跨越过该介电层并彼此跨越，该介电层具有等于或小于5的介电常数。
依据本发明的一实施方式，第二信号线以及共用线于不同跨越区跨越过介电层并彼此跨越。
依据本发明的一实施方式，介电材料亦设置于该第一信号线以及该第二信号线之间的该跨越区的该第二信号线上方。
依据本发明的一实施方式，像素结构更包含：
一钝化层，设置于该开关元件中的该漏极电极上、该源极电极上以及该半导体层的一部分上；以及
一第二栅极电极，设置于该开关元件上方的该钝化层上，该第二栅极电极通过一通孔电性连接至该栅极电极，且其中该钝化层亦设置于该介电层与该第二信号线之间的至少该跨越区。
本发明的第三个面向是有关一种像素结构制造方法，用以制造用于具有一基板的一显示器中的一像素结构，该像素结构包含一开关元件、一储存电容、一第一信号线、一第二信号线以及一共用线，其中
该开关元件包含一栅极电极、一半导体层、一漏极电极以及一源极电极，且该储存电容包含一第一电容电极、一第二电容电极以及一第三电容电极，该像素结构制造方法包含：
设置一第一金属层于该基板上以提供该第一电容电极、该栅极电极以及该第二信号线，其中该第一电容电极、该栅极电极以及该第二信号线彼此分隔；以及
设置一第一介电材料以提供一第一介电层于该栅极电极上，以及提供一第二介电层于该第一电容电极上，该第一介电材料具有等于或大于8的介电常数。
依据本发明的一实施方式，像素结构制造方法更包含：
设置一半导体材料于该第一介电层以提供该半导体层；
设置一第二介电材料以至少于该栅极电极与该第一电容电极之间提供一第三介电层于该基板的部分上，以及至少于该第二信号线与该栅极电极之间提供一第四介电层于该第二信号线上以及于该基板的另一部分上，该第二介电材料具有等于或小于5的介电常数；
设置一第二金属层以提供：
该开关元件的该漏极电极以及该源极电极，
该储存电容的该第二电容电极，以及
该第四介电层上的该第一信号线以及该共用线，其中该第一信号线、该第二信号线以及该共用线中的两者于一跨越区彼此跨越，使得该第二介电材料至少设置于该跨越区；
设置一钝化层于该第二电容电极与该第三介电层上方；以及
设置一导电层于该钝化层的部分上以提供该第三电容电极与该像素电极，该像素电极通过一第一通孔电性连接至该漏极电极，该第三电容电极通过一第二通孔电性连接至该第一电容电极。
依据本发明的一实施方式，第一介电材料包含位于该栅极电极上方、该第一电容电极与该第二信号线上方的一连续层，该方法更包含：
设置一绝缘层于该第一介电材料上；
设置一半导体层于该绝缘层的部分上以提供该开关元件该半导体层；
设置一第二金属层于该半导体层上以及该绝缘层的部分上以提供该开关元件的该漏极电极与该源极电极，以及设置该第二金属层于该绝缘层的一另外部分上以提供该共用线与该储存电容的该第二电容电极；
设置一钝化层于该开关元件的该漏极电极上方与该源极电极上方、该储存电容的该第二电容电极上方以及该共用线上方；
设置一第二介电材料于该钝化层上方，该第二介电材料具有等于或小于5的介电常数；
图案化该钝化层以及该第二介电材料以提供通至该源极电极的一第一通孔、通至该漏极电极的一第二通孔，并图案化该绝缘层、该钝化层、该第二介电材料以及该第一介电材料以提供通至该第一电容电极的一第三通孔；
设置一第三金属层于该第二介电材料的部分上以提供该第一信号线，该第一信号线通过该第一通孔电性连接至该源极电极，该第一信号线亦跨越过该共用线，以及
设置一导电层于该第二介电材料的另一部分上方以提供一像素电极，其中该像素电极通过该第二通孔电性连接至该漏极电极，并通过该第三通孔电性连接至该第一电容电极。
依据本发明的一实施方式，该第一介电材料包含设置于该栅极电极上方、该第一电容电极上方、该第二信号线的一第一段上方以及该第二信号线的一第二段上方的一连续层，该方法更包含：
设置一绝缘层于该第一介电材料上；
设置一半导体材料于该绝缘层的部分上以提供该开关元件的该半导体层；
设置一第二金属层于该半导体层上以及该绝缘层的部分上以提供该开关元件的该漏极电极与该源极电极，并在该绝缘层的另一部分上提供该储存电容的该第二电容电极；
设置一钝化层于该开关元件的该漏极电极与该源极电极上方，该储存电容的该第二电容电极上方、该第二信号线的该第一段上方以及该第二信号线的该第二段上方；
图案化该钝化层以提供通至该源极电极的一第一通孔以及通至该漏极电极的一第三通孔，并图案化该钝化层、该绝缘层以及该第一介电材料以提供通至该第二信号线的该第一段的一第二通孔，以及通至该第一电容电极的一第四通孔；
设置一第二介电材料于该第二信号线的该第二段上方的该钝化层上，该第二介电材料具有等于或小于5的介电常数；
设置一第三金属层于该第二介电材料上以提供该第一信号线，于该钝化层的部分上以提供该开关元件中的一第二栅极电极，该第二栅极电极通过该第二通孔电性连接至该第二信号线的该第一段；以及
设置一导电层于该钝化层的一另外部分以提供一像素电极，该像素电极通过该第三通孔电性连接至该漏极电极并通过该第四通孔电性连接至该第一电容电极。
依据本发明的一实施方式，该第一金属层亦提供一共用线于该基板上，且该第一介电材料为一连续层，设置于该栅极电极、该第一电容电极、该第二信号线的一第一段以及该第二信号线的该第二段，该方法更包含：
设置一绝缘层于该第一介电材料上；
设置一半导体材料于该绝缘层的部分上以提供该开关元件的该半导体层；
设置一第二金属层于该半导体层上以及该绝缘层的部分上以提供该开关元件的该漏极电极与该源极电极，且设置该第二金属层于该绝缘层的另一部分上以提供该储存电容的该第二电容电极；
设置一钝化层于该开关元件的该漏极电极与该源极电极上方、该电容电极的该第二电容电极上方、该共用线上方、该第二信号线的该第一段上方、该第二信号线的该第二段上方以及该绝缘层的另外部分上方；
图案化该钝化层以提供通至该源极电极的一第一通孔以及通至漏极电极的一第四通孔，并图案化该钝化层、该绝缘层以及该第一介电材料以提供通至该第一电容电极的一第二通孔，以及通至该第二信号线的该第一段的一第三通孔；
设置一第二介电材料于该第二信号线上与该共用线的该第二段上方的该钝化层上，该第二介电材料具有等于或小于5的介电常数；
设置并图案化一第三金属层于该第二介电材料上以提供该第一信号线于该第二信号线的该第二段上方以及该共用线上方，该第一信号线通过该第一通孔电性连接至该源极电极，且设置并图案化一第三金属层于该钝化层的部分上以提供一第三电容电极与该开关元件中的一第二栅极电极，该第二栅极电极通过该第三通孔电性连接至该第二信号线的该第一段，该第三电容电极通过该第二通孔电性连接至该第一电容电极；以及
设置一导电层于该钝化层的另一部分以提供该像素电极，该像素电极通过该第四通孔电性连接至该漏极电极。
依据本发明的一实施方式，该第二金属层亦设置于该绝缘层上以提供该共用线，该共用线以及该第二信号线于一跨越区彼此跨越；
图案化该第二金属层以在该共用线的跨越区中制造一间隙；
亦设置该钝化层于该共用线上以及该共用线的该间隙的该绝缘层上；
亦设置该第二介电材料于该钝化层上以提供一介电段于该跨越区；以及
亦设置该第三金属层于该第二介电材料的该跨越区的该介电段上以提供一桥梁，该桥梁电性连接该间隙两侧的该共用线。
附图说明
图1绘示依据本发明的一实施方式的像素的俯视图。
图2绘示图1中的像素沿着标有A’-A、B’-B以及C’-C的不同线段的剖面图。
图2a至图2e绘示图2中所示的主动矩阵基板中的像素中的像素结构的制造步骤。
图3绘示依据本发明的一实施方式的像素的俯视图，
图4绘示图3中的像素沿着标有A’-A、B’-B以及C’-C的不同线段的剖面图
图4a至图4e绘示图4中所示主动矩阵基板中的像素中的像素结构的制造步骤。
图5绘示依据本发明一实施方式的像素的俯视图。
图6绘示图5的像素沿着标有A’-A、B’-B及C’-C的不同线段的剖面图。
图6a至图6e绘示如图6中所示的主动矩阵基板中的像素中的像素结构的制造步骤。
图7绘示依据本发明一实施方式的像素的俯视图。
图8绘示图7的像素沿着标有A’-A、B’-B、C’-C与D’-D的不同线段的剖面图。
图8a至图8g绘示图8中所示的主动矩阵基板中的像素中的像素结构的制造步骤。
图9绘示依据本发明一实施方式的像素的俯视图。
图10绘示图9的像素沿着标有A’-A、B’-B、C’-C与D’-D的不同线段的剖面图。
图10a至图10f绘示图10中所示的主动矩阵基板中的像素中的像素结构的制造步骤。
图11绘示依据本发明一实施方式的像素的俯视图。
图12绘示图11的像素沿着标有A’-A的线段的剖面图。
图13绘示图11的像素沿着标有B’-B的线段的剖面图。
其中，附图标记：
20：基板
30：像素
32：栅极线
33：第二栅极线
34：共用线
36：数据线
37：第二数据线
38：像素电极
40：薄膜晶体管
42：栅极电极
43：第二栅极电极
44：高介电常数介电层
46：绝缘层
49：半导体层
52：漏极电极
54：源极电极
56：低介电常数介电层
58：钝化层
60：储存电容
62：第一电容电极
64：第二电容电极
68：第三电容电极
Via1～Via6：第一通孔～第六通孔
A’-A、B’-B、C’-C：线段
具体实施方式
以下将以图式揭露本揭露的复数个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些现有惯用的结构与元件在图式中将以简单示意的方式绘示之。并且，除非有其他表示，在不同图式中相同的元件符号可视为相对应的元件。这些图式的绘示是为了清楚表达这些实施方式中各元件之间的连接关系，并非绘示各元件的实际尺寸。
本发明提出一种用于显示器面板中的像素的像素结构，其降低了互电容(cross-over capacitance)、增加了储存电容单位面积的电容比值、并且改善了每个像素中开关元件的跨导(transconductance)。更明确而言，在开关元件以及储存电容中使用了高介电常数(k)的绝缘或介电材料。高介电常数材料具有大于或等于8的介电常数，而低介电常数材料具有等于或小于5的介电常数。高介电常数材料包含诸如Al2O3、Ta2O5以及HfO2，但不以此为限。低介电常数材料包含如丙烯酸树脂(acrylic)，但不以此为限。
本发明包含多种不同的实施方式，如以下实施例1～6所说明，但并不以此为限。
实施例1
实施例1的实施方式绘示于图1至图2e中，其中图1绘示依据本发明的一实施方式的像素的俯视图；图2绘示图1中的像素沿着标有A’-A、B’-B以及C’-C的不同线段的剖面图；而图2a至图2e绘示图2中所示的主动矩阵基板中的像素中的像素结构的制造步骤。
如图1中所示，像素30由两条相邻数据线36与两条相邻栅极线32之间的面积所定义。像素30具有开关元件或薄膜晶体管(thin-film transistor,TFT)40、储存电容60以及共用线34，共用线34实质上平行于数据线36。如图2中所示，储存电容60由沿着线段B’-B的剖面图呈现；薄膜晶体管40以及介于数据线36与栅极线32之间的跨越区由沿着线段A’-A的剖面图呈现；而介于共用线34与栅极线32间的跨越区由沿着线段C’-C的剖面图呈现。储存电容60具有第一电容电极62、第二电容电极64以及第三电容电极68，其中第三电容电极68为像素电极38的一部分。高介电常数介电层44设置于第一电容电极62以及第二电容电极64之间，以及薄膜晶体管40中。钝化层58设置于第二电容电极64以及第三电容电极68之间。钝化层58具有高于5的介电常数。第三电容电极68与第一电容电极62通过第二通孔Via2电性连接。薄膜晶体管40具有设置于基板20上的栅极电极42、设置于栅极电极42上的高介电常数介电层44、设置邻近于高介电常数介电层44的半导体层49、以及可选择性设置的绝缘层46，绝缘层46如介于高介电常数介电层44以及半导体层49间的氮化硅(SiNx)层。薄膜晶体管40具有设置于半导体层49上的漏极电极52以及源极电极54。漏极电极52电性连接至像素电极38，而源极电极54电性连接至数据线36。栅极线32与数据线36具有跨越区，而栅极线32与与共用线34具有另一跨越区。低介电常数介电层56至少设置于数据线36与栅极线32之间的跨越区，以及共用线34与栅极线32之间的跨越区。
像素30由两金属层制造：第一金属层(或金属1)以及第二金属层(或金属2)。如图2a，其绘示了步骤PEP 1，第一金属层设置于基板20上以提供第一电容电极62、栅极电极42、第一段的栅极线32以及第二段的栅极线32，全数彼此分隔。如图2b，其绘示了步骤PEP 2，高介电常数介电层44设置于第一电容电极62上以及栅极电极42上。可选择性设置的绝缘层46，诸如氮化硅(SiNx)层可设置于高介电常数介电层44上并位于栅极电极42上方。同样地，可选择性设置的绝缘层46亦可设置于高介电常数介电层44与第二电容电极64之间(图未示)。应了解，灰色调(gray tone)或半色调(half tone)遮罩可用以在薄膜晶体管40的栅极电极42上方形成半导体层并移除基板上其他部分的高介电常数材料。如图2c，其绘示步骤PEP 3，低介电常数介电层56被设置并图案化于基板20上以提供绝缘，其至少位于储存电容60的第一电容电极62与薄膜晶体管40的栅极电极42之间，以及栅极线32的第一段与第二段上方。如图2d，其绘示步骤PEP 4，设置并图案化第二金属层(或金属2)以形成：薄膜晶体管40的漏极电极52以及源极电极54、数据线36、第二电容电极64以及共用线34。如图2e，其绘示步骤PEP 5，钝化层58被设置并图案化以形成至少一个通至漏极电极52的第一通孔Via1，以及通至第一电容电极62的第二通孔Via2。接着设置并图案化导电层，如氧化铟锡(indium-tin oxide,ITO)层，以至少形成像素电极38，其通过第一通孔Via1电性连接至漏极电极52，并通过第二通孔Via2电性连接至第一电容电极62，以达成如图2中所示的层结构。
半导体层49可由非硅层或由多晶硅、单晶硅、微晶硅、纳米晶硅、氧化半导体材料(举例而言，indium gallium zinc oxide,IGZO、indium gallium,IGO、indium zincoxide,IZO、indium tin oxide,ITO、titanium oxide,TiO、zinc oxide,ZnO、indiumOxide,InO、gallium oxide,GaO、有机半导体材料，或其他适当的半导体材料)。钝化层58可由无机绝缘材料制成，诸如氧化硅、氮化硅、氮氧化硅，或有机绝缘材料，诸如无色/有色光阻、聚酰亚胺(polymide)、聚酯纤维(polyester)、聚苯并环丁烯(benzocyclobutene,BCB)、聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)、聚(4-乙烯基苯酚)(poly(4-vinylphenol),PVP)、聚乙烯醇(polyvinyl alcohol,PVA)、聚四氟乙烯(polytetrafluoroethene,PTFE)，或其他适当的绝缘材料制成。第一与第二金属层可由以下材料制成，诸如铝、铂、银、钛、钼、锌、锡、其他金属、合金，或任何适当的导电材料。
如实施例1所示的实施方式的特征包含：藉由高介电常数介电层44增大储存电容60的电容与薄膜晶体管40的跨导；藉由低介电常数介电层56降低数据线36与栅极线32之间的互电容，以及栅极线32与共用线34之间的互电容。
实施例1的像素结构可由不超过六个遮罩步骤制造。第一遮罩步骤是安排以将第一金属层图案化为第一电容电极62、栅极电极42以及栅极线32；第二遮罩步骤是安排以图案化薄膜晶体管40中的高介电常数介电层44与半导体层49；第三遮罩步骤是安排以图案化低介电常数介电层56；第四遮罩步骤是安排以将第二金属层图案化为漏极电极52、源极电极54、数据线36、共用线34以及第二电容电极64；第五遮罩步骤是安排以图案化钝化层58以提供多个通孔于其上；而第六遮罩步骤是安排以将导电层图案化为像素电极38与第三电容电极68。第二遮罩步骤可包含一灰阶遮罩或半色调遮罩程序，描述如后。
在遮罩暴露与光阻显影后，在不同区域会有不同的光阻厚度：在薄膜晶体管40的栅极区域上方的光阻较厚，而在储存电容60区域上方的光阻较薄。将多个层蚀刻以暴露出玻璃基板后，有一氧化蚀刻步骤移除储存电容60区域上方的光阻，而保有一些薄膜晶体管40的栅极区域上方的光阻。储存电容60区域上方的多层堆叠被往下蚀刻至高介电常数介电层。在移除剩余的光阻后，保有栅极区域上方的多层堆叠。整个过程在一个遮罩步骤中执行。
实施例2
实施例2的实施方式绘示于图3至图4e中，其中图3绘示依据本发明的一实施方式的像素的俯视图；图4绘示图3中的像素沿着标有A’-A、B’-B以及C’-C的不同线段的剖面图；而图4a-4e绘示图4中所示主动矩阵基板中的像素中的像素结构的制造步骤。
如图3中所示，像素30是由两条相邻数据线36与相邻栅极线32之间的区域所定义。像素30具有薄膜晶体管40、储存电容60以及共用线34，共用线34实质上平行于栅极线32。如图4中所示，储存电容60绘示于沿着线段B’-B的剖面图中；薄膜晶体管40以及数据线36与栅极线32之间的跨越区绘示于沿着线段A’-A的剖面图中；而数据线36与共用线34之间的跨越区绘示于沿着线段C’-C的剖面图中。储存电容60具有第一电容电极62、第二电容电极64以及第三电容电极68，第三电容电极68为共用线34的一部分。高介电常数介电层44设置于第一电容电极62与第二电容电极64之间。钝化层58设置于第二电容电极64与第三电容电极68之间。第三电容电极68与第一电容电极62藉由通孔Via2电性连接。
薄膜晶体管40具有栅极电极42、半导体层49、高介电常数介电层44以及绝缘层46，绝缘层46如上文实施例1中所述的氮化硅(SiNx)层。薄膜晶体管40亦具有漏极电极52以及源极电极54，漏极电极52藉由通孔Via1电性连接至像素电极38，源极电极54连接至数据线36。数据线36与栅极线32具有跨越区，数据线36与共用线34具有另一跨越区。低介电常数介电层56至少设置于数据线36与栅极线32之间的跨越区，以及共用线34与栅极线32之间的跨越区。
像素30由两金属层制造：第一金属层(或金属层1)以及第二金属层(或金属层2)。如图4a中所示，其绘示了步骤PEP 1，第一金属层设置于基板20上以提供第一电容电极62、栅极电极42、栅极线32以及共用线34。如图4b中所示，其绘示步骤PEP 2，高介电常数介电层44设置于第一电容电极62上以及栅极电极42上。绝缘层46，如氮化硅(SiNx)层设置于高介电常数介电层44上以及栅极电极42上方。半导体层49提供于绝缘层46上方。如图4c中所示，其绘示步骤PEP 3，图案化低介电常数介电层56以提供绝缘至少于储存电容60与薄膜晶体管40之间的基板20上，以及栅极线32与共用线34上方。如图4d中所示，其绘示步骤PEP 4，设置并图案化第二金属层(或金属层2)以形成薄膜晶体管40的漏极电极52以及源极电极54、数据线36与第二电容电极64，第二电容电极64电性连接至漏极电极52。如图4e中所示，其绘示步骤PEP 5，设置并图案化钝化层58以至少形成通至漏极电极52的第一通孔Via1以及通至第一电容电极62的第二通孔Via2。接着设置并图案化导电层(如氧化铟锡)以至少形成像素电极38与第三电容电极68，像素电极38藉由第一通孔Via1电性连接至漏极电极52，第三电容电极68藉由第二通孔Via2电性连接至第一电容电极62，以达成如图4中所示的结构。
如同实施例1的实施方式，于实施例2中所示实施方式的特征包含：藉由高介电常数介电层44增加了薄膜晶体管40的跨导与储存电容60的电容；藉由低介电常数介电层56降低了数据线36与栅极线32之间的互电容，以及数据线36与共用线34之间的互电容。
实施例2的像素结构可由不超过六个遮罩步骤制造。第一遮罩步骤安排以将第一金属层图案化为第一电容电极62、栅极电极42、共用线34以及栅极线32；第二遮罩步骤安排以图案化薄膜晶体管40中的高介电常数介电层以及半导体层；第三遮罩步骤安排以图案化低介电常数介电层56；第四遮罩步骤安排以将第二金属层图案化为漏极电极52、源极电极54以及数据线36；第五遮罩步骤安排以图案化钝化层以于其上提供多种通孔；而第六遮罩步骤安排以将导电层图案化为像素电极38与第三电容电极68。
实施例3
实施例3的实施方式绘示于图5至图6e中，其中图5绘示依据本发明一实施方式的像素的俯视图；图6绘示图5的像素沿着标有A’-A、B’-B及C’-C的不同线段的剖面图；而图6a-6e绘示如图6中所示的主动矩阵基板中的像素中的像素结构的制造步骤。
如图5中所示，像素30由两个相邻数据线36与相邻栅极线32之间的区域定义。像素30具有实质上平行于栅极线32的共用线34。如图6中所示，储存电容60绘示于沿着线段B’-B的剖面图中；薄膜晶体管40与数据线36及栅极线32之间的跨越区绘示于沿着线段A’-A的剖面图中；而数据线36与共用线34之间的跨越区绘示于沿着线段C’-C的剖面图中。储存电容60具有第二电容电极64，其电性连接至共用线34。
薄膜晶体管40具有栅极电极42、半导体层49、高介电常数介电层44以及绝缘层46，绝缘层46如上文实施例1中所描述的氮化硅(SiNx)层。薄膜晶体管40亦具有漏极电极52以及源极电极54，漏极电极52藉由通孔Via2电性连接至像素电极38，源极电极54藉由另一个通孔Via1连接至数据线36。数据线36与栅极线32具有跨越区，数据线36与共用线34具有另一个跨越区。高介电常数介电层44与绝缘层46连续设置于第一电容电极62上方、薄膜晶体管40的栅极电极42上方、栅极线32上方以及部分的基板上。因此，高介电常数介电层44以及绝缘层46，设置于第一电容电极62以及第二电容电极64之间，以及薄膜晶体管40的栅极电极42与半导体层49之间。位于数据线36与共用线34之间的跨越区的共用线34设置于绝缘层46上。钝化层58以及低介电常数介电层56提供于第二电容电极64上、薄膜晶体管40的漏极电极52上方与源极电极54上、数据线36与绝缘层46之间、栅极线32上方、以及共用线34与数据线36的跨越区之间。
像素30藉由三金属层制造：第一金属层(或金属1)、第二金数层(金属2)以及第三金属层(或金属3)。如图6a中所示，其绘示步骤PEP 1，第一金属层设置于基板上以提供第一电容电极62、栅极电极42以及栅极线32。如图6b中所示，其绘示步骤PEP 2。连续的高介电常数介电层44设置于基板20上，覆盖第一电容电极62、栅极电极42以及栅极线32。绝缘层46，如氮化硅(SiNx)层，设置于高介电常数介电层44上。用于薄膜晶体管40的半导体层49提供于绝缘层46上方。如图6c中所示，其绘示步骤PEP 3，设置并图案化第二金属层以形成第二电容电极64、位于薄膜晶体管40的半导体层49上的漏极电极52与源极电极54以及位于绝缘层46上的共用线34。如图6d中所示，其绘示步骤PEP 4，钝化层58设置于绝缘层46上，覆盖第二电容电极64、薄膜晶体管40的漏极电极52与源极电极54、以及共用线34。低介电常数介电层56设置于钝化层58上。接着图案化钝化层58以及低介电常数介电层56以形成通至源极电极54的第一通孔Via1、通至漏极电极52的第二通孔Via2以及通至第一电容电极62的第三通孔Via3。如图6e中所示，其绘示步骤PEP 5，设置并图案化第三金属层以形成数据线36，其通过第一通孔Via1电性连接至源极电极54。数据线36与共用线34具有跨越区。接着设置并图案化导电层，如氧化铟锡(indium-tin oxide,ITO)以形成像素电极38，像素电极38通过第二通孔Via2电性连接至漏极电极52，并亦通过第三通孔Via3电性连接至第一电容电极62以达成如图6中所示的层结构。
如实施例1中的实施方式，实施例3中所示的实施方式的特征包含：藉由高介电常数介电层44增加薄膜晶体管40的跨导与储存电容60的电容；以及藉由低介电常数介电层56降低数据线36与栅极线32之间的互电容、数据线36与共用线34之间的互电容。
实施例3中的像素结构可在不超过6个遮罩步骤中制造。第一遮罩步骤安排以将第一金属层图案化为第一电容电极62、栅极电极42以及栅极线32；第二遮罩步骤安排以图案化薄膜晶体管40中的半导体层、第三遮罩步骤安排以将第二金属层图案化为第二电容电极64、薄膜晶体管40的源极电极54/漏极电极52以及共用线34；第四遮罩步骤安排以将钝化层图案化以提供多种通孔于其上；第五遮罩步骤安排以将第三金属层图案化为数据线36；而第六遮罩步骤安排以将导电层图案化为像素电极38以及第三电容电极68。
实施例4
实施例4的实施方式绘示于图7至图8g中，其中图7绘示依据本发明一实施方式的像素的俯视图；图8绘示图7的像素沿着标有A’-A、B’-B、C’-C与D’-D的不同线段的剖面图；而图8a-8g绘示图8中所示的主动矩阵基板中的像素中的像素结构的制造步骤。
如图7中所示，像素30由两个相邻数据线36与相邻栅极线32之间的区域定义。像素30具有薄膜晶体管40、储存电容60以及共用线34，共用线34实质上平行于数据线36。如图8中所示，储存电容60绘示于沿着线段B’-B的剖面图中；薄膜晶体管40与数据线36及栅极线32间的跨越区绘示于沿着线段A’-A的剖面图中；栅极线32与共用线34之间的跨越区绘示于沿着线段D’-D的剖面图中；而用以使第二栅极电极43电性连接至栅极线32的通孔绘示于沿着线段C’-C的剖面图中。储存电容60具有第一电容电极62、第二电容电极64以及第三电容电极68，第三电容电极68为像素电极38的一部分。
薄膜晶体管40具有如上文中实施例1所述的栅极电极42、半导体层49、高介电常数介电层44以及绝缘层46。薄膜晶体管40亦具漏极电极52以及源极电极54，漏极电极52藉由通孔Via3电性连接至像素电极38，源极电极54藉由另一通孔Via1连接至数据线36。栅极线32与数据线36具有跨越区，栅极线32与共用线34具有另一跨越区。高介电常数介电层44以及绝缘层46以连续设置于第一电容电极62上方、薄膜晶体管40的栅极电极42上方、栅极线32的上方以及基板20的部分上。因此，高介电常数介电层44与第二电容电极64，设置于第一电容电极62与第二电容电极64之间、薄膜晶体管40的栅极电极42与半导体层49之间、数据线36与栅极线32的一段之间。钝化层58提供于第二电容电极64上、薄膜晶体管40的漏极电极52与源极电极54上方、栅极线32上方的数据线36与绝缘层46之间。
像素30由三金属层制造：第一金属层(或金属层1)、第二金属层(或金属层2)以及第三金属层(或金属层3)。如图8a中所示，其绘示步骤PEP 1，第一金属层设置于基板20上以提供第一电容电极62、栅极电极42以及栅极线32。如图8b中所示，其绘示步骤PEP 2，连续的高介电常数介电层44设置于基板上，覆盖第一电容电极62、栅极电极42以及栅极线32。绝缘层46，如氮化硅(SiNx)层，设置于高介电常数介电层44上。用于薄膜晶体管40的半导体层49提供于绝缘层46上方。如图8c中所示，其绘示步骤PEP 3，设置并图案化第二金属层以形成第二电容电极64，以及薄膜晶体管40的半导体层49上的漏极电极52与源极电极54。如图8d中所示，其绘示步骤PEP 4，钝化层58设置于绝缘层46上，覆盖薄膜晶体管40的第二电容电极64、漏极电极52以及源极电极54。然后图案化钝化层58以形成通至源极电极54的第一通孔Via1，以及通至漏极电极52的第三通孔Via3。图案化钝化层58、高介电常数介电层44以及绝缘层46以形成通至栅极线32的第一段的第二通孔Via2，以及通至第一电容电极62的第四通孔Via4。如图8e中所示，其绘示步骤PEP 5，设置并图案化低介电常数介电层56以形成栅极线32的第二段上方的钝化层58上的绝缘层。如图8f所示，其绘示步骤PEP 6，设置并图案化第三金属层以形成数据线36以及薄膜晶体管40的第二栅极电极43，其中数据线36通过第一通孔Via1电性连接至源极电极54，而第二栅极电极43电性连接至第二栅极线33，第二栅极线33通过第二通孔Via2电性连接至栅极线32的第一段。数据线36与栅极线32具有跨越区。接着，设置并图案化导电层，如氧化铟锡(indium-tin oxide,ITO)，以形成像素电极38，像素电极38通过第三通孔Via3电性连接至漏极电极52，像素电极38亦通过第四通孔Via4电性连接至第一电容电极62。如图8g中所示，共用线34必须跨越过栅极线32。为了降低互电容，设置于绝缘层46上的共用线34在栅极线32附近处受到中断，如沿着线段D’-D的剖面图中所示。当钝化层58在步骤PEP 4中设置于栅极线32上方时，钝化层58亦被图案化以形成通至共用线34受中断段的第五通孔Via5以及第六通孔Via6。在PEP 6中所设置的部分第三金属用以提供将共用线34的中断段电性连接的桥梁。如图8g中所示，低介电常数介电层56提供于桥接起的共用线34与栅极线32之间。
如实施例1中的实施方式，实施例4中所示的实施方式的特征包含：藉由高介电常数介电层44增加薄膜晶体管40的跨导和储存电容60的电容；以及藉由低介电常数介电层56降低数据线36与栅极线32之间的互电容，以及数据线36与共用线34之间的互电容。更进一步而言，由第三金属层制成的数据线36藉由一通孔电性连接至由第二金属层制成的源极电极，以此降低互电容。
实施例4的像素结构可在不超过七个遮罩步骤中制造。第一遮罩步骤安排以将第一金属层图案化为第一电容电极62、栅极电极42以及栅极线32；第二遮罩步骤安排以图案化薄膜晶体管40中的半导体层；第三遮罩步骤安排以将第二金属层图案化为第二电容电极64、薄膜晶体管40的源极电极54与漏极电极52、以及共用线34；第四遮罩步骤安排以图案化钝化层以提供通孔于其上；第五遮罩步骤安排以将低介电常数绝缘层图案化为介于数据线36与栅极线32之间的跨越区的低介电常数介电层56；第六遮罩步骤安排以将第三金属层图案化为第二栅极电极43、第二栅极线33以及数据线36；而第七遮罩步骤安排以将导电层图案化为像素电极38以及第三电容电极68。
实施例5
实施例5的实施方式绘示于图9至图10f中，其中图9绘示依据本发明一实施方式的像素的俯视图；图10绘示图9的像素沿着标有A’-A、B’-B、C’-C与D’-D的不同线段的剖面图；而图10a-10f绘示图10中所示的主动矩阵基板中的像素中的像素结构的制造步骤。
如图9中所示，像素30由两条相邻数据线36与相邻栅极线32之间的区域所定义。像素30具有薄膜晶体管40、储存电容60以及共用线34，共用线34实质上平行于栅极线32。如图10中所示，储存电容60绘示于沿着线段B’-B的剖面图中；薄膜晶体管40以及数据线36与栅极线32之间的跨越区绘示于沿着线段A’-A的剖面图中；数据线36与共用线34之间的跨越区绘示于沿着线段C’-C的剖面图中；而第二栅极电极43与栅极线32之间的连接绘示于沿着线段D’-D的剖面图中。储存电容60具有第二电容电极64以及第三电容电极68，第二电容电极64电性连接至薄膜晶体管40的漏极电极52，第三电容电极68通过通孔Via2电性连接至第一电容电极62并电性连接至共用线34。
薄膜晶体管40中具有如上文中实施例1所述的栅极电极42、半导体层49、高介电常数介电层44以及绝缘层46。薄膜晶体管40的漏极电极52藉由通孔Via4电性连接至像素电极38，源极电极54藉由另一通孔Via1电性连接至数据线36。数据线36与栅极线32具有跨越区，数据线36与共用线34具有另一跨越区。高介电常数介电层44与绝缘层46连续设置于第一电容电极62上方、薄膜晶体管40的栅极电极42上方、栅极线32上方以及基板20的部分上。因此，高介电常数介电层44与绝缘层46，设置于第一电容电极62与第二电容电极64之间、薄膜晶体管40的栅极电极42与半导体层49之间、于数据线36与栅极线32之间的跨越区、以及于数据线36与共用线34之间的跨越区。钝化层58提供于第二电容电极64上、薄膜晶体管40的漏极电极52与源极电极54上方、栅极线32以及共用线34上方的数据线36与绝缘层46之间。
像素30由三金属层制造：第一金属层(或金属层1)、第二金属层(或金属层2)以及第三金属层(或金属层3)。如图10a中所示，其绘示了步骤PEP 1，第一金属层设置于基板20上以提供第一电容电极62、栅极电极42、栅极线32以及共用线34。如图10b中所示，其绘示步骤PEP 2，高介电常数介电层44设置于基板上，覆盖第一电容电极62；设置于栅极电极42上；设置于共用线34与栅极线32上。绝缘层46，如氮化硅(SiNx)层设置于高介电常数介电层44上。用于薄膜晶体管40的半导体层49提供于绝缘层46上方。如图10c中所示，其绘示步骤PEP3，设置并图案化第二金属层以形成第二电容电极64、于薄膜晶体管40的半导体层49上的漏极电极52以及源极电极54。如图10d中所示，其绘示步骤PEP 4，钝化层58设置于绝缘层46上，覆盖第二电容电极64以及薄膜晶体管40的漏极电极52与源极电极54。然后图案化钝化层58以形成通至源极电极54的第一通孔Via1、通至漏极电极52的第四通孔Via4、通至第一电容电极62的第二通孔Via2以及通至栅极线32的第一段的第三通孔Via3。如图10e中所示，其绘示步骤PEP 5，设置并图案化低介电常数介电层56于共用线34上方与栅极线32的第二段上方的钝化层58上以形成绝缘层。如图10f中所示，其绘示步骤PEP 6，设置并图案化第三金属层以形成数据线36、薄膜晶体管40的第二栅极电极43、以及第三电容电极68，其中第三电容电极68通过第二通孔Via2电性连接至第一电容电极62，数据线36通过第一通孔Via1电性连接至源极电极54，而第二栅极电极43电性连接至第二栅极线33，第二栅极线33通过第三通孔Via3电性连接至栅极线32的第一段。数据线36与栅极线32的第二段具有跨越区，数据线36与共用线34具有另一跨越区。
如同实施例1的实施方式，于实施例5中所示实施方式的特征包含：藉由高介电常数介电层44增加了薄膜晶体管40的跨导与储存电容60的电容；藉由低介电常数介电层56降低了数据线36与栅极线32之间的互电容，以及数据线36与共用线34之间的互电容。进一步而言，由第三金属层制成的数据线36藉由通孔电性连接至由第二金属层制成的源极电极54，以此降低互电容。
实施例5的像素结构可由不超过七个遮罩步骤制造。第一遮罩步骤安排以将第一金属层图案化为第一电容电极62、栅极电极42、共用线34以及栅极线32；第二遮罩步骤安排以图案化薄膜晶体管40中的半导体层49；第三遮罩步骤安排以将第二金属层图案化为第二电容电极64、薄膜晶体管40的源极电极54与漏极电极52；第四遮罩步骤安排以图案化钝化层以提供各种通孔于其上；第五遮罩步骤安排以将低介电常数绝缘层图案化为位于数据线36与共用线34之间的跨越区的低介电常数介电层56，以及位于数据线36与栅极线32之间的跨越区的低介电常数介电层56；第六遮罩步骤安排以图案化第三金属层为第二栅极电极43、第二栅极线33、第三电容电极68以及数据线36；第七遮罩步骤安排以将导电层图案化为像素电极38。
实施例6
实施例6的实施方式使用双金属线(金属2与金属3)作为数据线以降低数据线的电阻，并使用另外的双金属线(金属1与金属3)作为栅极线以降低栅极线的电阻。
实施例6的实施方式绘示于第11-13图中，其中图11绘示依据本发明一实施方式的像素的俯视图；图12绘示图11的像素沿着标有A’-A的线段的剖面图；而图13绘示图11的像素沿着标有B’-B的线段的剖面图。如图11中所示，像素30由数据线36、第二数据线37、栅极线32以及第二栅极线33为边界的区域所定义。像素30具有实质上平行于栅极线32的共用线34。如图7与图8中所示的实施例4的实施方式，栅极线32与栅极电极42由设置于基板上的第一金属层(金属1)所制成。复合数据线具有由第三金属层(金属3)所制成的上方部分(第二数据线37)以及由第二金属层(金属2)所制成的下方部分(数据线36)，两者由钝化层58隔开。如图12中所示，在第二数据线37与栅极线32之间的跨越区，数据线36被中断；低介电常数介电层56设置于钝化层58上；而钝化层58被图案化以提供两个通孔，以使由第三金属层制成的桥梁电性连接被中断部分的数据线36。位于跨越区的低介电常数介电层56安排以降低互电容。如图13中所示，由第三金属层制成的第二栅极电极43与第二栅极线33藉由通孔Via2电性连接至栅极线32，该通孔穿越钝化层58以及高介电常数介电层44。
如实施例1的实施方式，实施例6中所示的实施方式的特征包含：藉由高介电常数介电层44增加了薄膜晶体管40的跨导与储存电容60的电容；藉由低介电常数介电层56降低了数据线36与栅极线32之间的互电容，以及栅极线32与共用线34之间的互电容。进一步而言，由第三金属层制成的第二数据线37藉由通孔电性连接至由第二金属层制成的数据线36，以此降低数据线的线电阻。
综上所述，依据本发明的多种实施方式的像素结构，薄膜晶体管40的开关元件具有设置于基板上的栅极电极、设置于栅极电极上的半导体层、设置于半导体层上的漏极电极与源极电极，以及高介电常数介电材料；高介电常数介电材料设置于栅极电极以及半导体层之间，以提高薄膜晶体管40的跨导。储存电容60具有至少一个第一电容电极、第二电容电极与电三电容电极、以及设置于基板上的第一电容电极，其中高介电常数介电材料亦设置于在储存电容60中的第一电容电极以及第二电容电极之间，以增加储存电容60的电容值。高介电常数介电材料具有高于8的介电常数。第三电容电极提供于储存电容60上，进一步增加储存电容60的电容值。
在像素中，像素电极电性连接至漏极电极；数据线电性连接至源极电极；栅极线电性连接至栅极电极；以及共用线电性连接至储存电容的第二电容电极或电性连接至第一或第三电容电极。低介电常数介电层设置于数据线与栅极线之间的跨越区，于共用线与栅极线之间，以及数据线与共用线之间，以降低互电容。
像素结构可由两金属层或三金属层制造。当由三金属层制造时，应可理解双栅极结构使得薄膜晶体管TFT的跨导进一步增加，且双金属数据线可降低数据线以及栅极线的线电阻。
因此，虽然本发明已由上述一或多个实施方式描述，熟习本领域中的技艺者应理解，可在不背离本发明的范畴下，依前述及其细节做出多种其他更动、省略以及修改。

Claims (24)

1.一种像素结构，其特征在于，用于具有一基板的一显示器面板中，该像素结构包含：
一开关元件，包含：
一栅极电极，设置于该基板上；
一第一介电层，设置于该栅极电极上；
一半导体层，设置于该第一介电层上；以及
一漏极电极与一源极电极，设置于该半导体层上，该第一介电层具有等于或大于8的介电常数；
一储存电容，包含一第一电容电极、一第二电容电极、一第三电容电极、一钝化层以及一第二介电层，该钝化层设置于该第二电容电极与该第三电容电极之间，该第二介电层设置于该第一电容电极与该第二电容电极之间，该第二介电层具有等于或大于8的介电常数；
一第一信号线，电性连接至该源极电极；
一第二信号线，电性连接至该栅极电极；以及
一共用线，电性连接至该储存电容，其中该第一信号线、该第二信号线以及该共用线中的两者于一跨越区彼此跨越于一第三介电层上方，该第三介电层具有等于或小于5的介电常数。
2.如权利要求1所述的像素结构，其特征在于，该开关元件更包含一绝缘层，该绝缘层设置于该第一介电层与该半导体层之间。
3.如权利要求2所述的像素结构，其特征在于，该开关元件更包含：
另一钝化层，设置于该漏极电极与该源极电极上，以及
一第二栅极电极，设置于该另一钝化层上，该第二栅极电极电性通过一通孔连接至该栅极电极。
4.如权利要求1所述的像素结构，其特征在于，该第一信号线以及该第二信号线于一第一跨越区彼此跨越，且该共用线以及该第二信号线于一第二跨越区彼此跨越，且其中该第三介电层至少在该第一跨越区设置于该第一信号线以及该第二信号线之间，以及至少在该第二跨越区设置于该共用线以及该第二信号线之间。
5.如权利要求1所述的像素结构，其特征在于，该第一信号线以及该第二信号线于一第一跨越区彼此跨越，且该共用线以及该第一信号线于一第二跨越区彼此跨越，且其中该第三介电层至少在该第一跨越区设置于该第一信号线以及该第二信号线之间，以及至少在该第二跨越区设置于该共用线以及该第一信号线之间。
6.如权利要求1所述的像素结构，其特征在于，更包含：
一第四介电层，设置于该第二信号线上；以及
另一钝化层，设置于该第四介电层上以及该共用线上，该第四介电层具有等于或大于8的介电常数，其中该第一信号线以及该第二信号线于一第一跨越区彼此跨越，且该共用线以及该第一信号线于一第二跨越区彼此跨越，且其中
该第三介电层至少在该第一跨越区设置于该另一钝化层上并介于该第一信号线与该第二信号线之间，以及至少在该第二跨越区设置于该另一钝化层上并介于该共用线与该第一信号线之间。
7.如权利要求1所述的像素结构，其特征在于，更包含：
一第四介电层，设置于该第二信号线上与该共用线上；以及
另一钝化层，设置于该第四介电层上，该第四介电层具有等于或大于8的介电常数，其中该第一信号线以及该第二信号线于一第一跨越区彼此跨越，且其中
该第三介电层至少在该第一跨越区设置于该另一钝化层上并介于该第一信号线以及该第二信号线之间。
8.如权利要求7所述的像素结构，其特征在于，该共用线与该第一信号线于一第二跨越区彼此跨越，且其中
该第三介电层至少在该第二跨越区设置于该另一钝化层上并介于该共用线与该第一信号线之间。
9.如权利要求1所述的像素结构，其特征在于，更包含：
一像素电极，电性连接至该漏极电极，其中该第三电容电极电性连接至该像素电极，该第二电容电极电性连接至该共用线，以及该第一电容电极通过一通孔电性连接至该第三电容电极。
10.如权利要求1所述的像素结构，其特征在于，该第一电容电极电性连接至该共用线，该第二电容电极电性连接至该漏极电极，且该第一电容电极通过一通孔电性连接至该第三电容电极。
11.如权利要求1所述的像素结构，其特征在于，更包含：
一像素电极电性连接至该漏极电极，其中该第三电容电极电性连接至该像素电极，该第二电容电极电性连接至该共用线，且该第一电容电极通过一通孔电性连接至该第三电容电极，且其中该储存电容更包含一绝缘层，该绝缘层设置于该第二电容电极以及该第二介电层之间。
12.如权利要求11所述的像素结构，其特征在于，该储存电容更包含一第四介电层，该第四介电层设置于该第三电容电极以及该钝化层之间，其中该第四介电层具有等于或小于5的介电常数。
13.如权利要求1所述的像素结构，其特征在于，该第一电容电极电性连接至该共用线、该第二电容电极电性连接至该漏极电极，且该第三电容电极通过一通孔电性连接至该第一电容电极，且其中该储存电容更包含一绝缘层，该绝缘层设置于该第二电容电极以及该第二介电层之间。
14.如权利要求1所述的像素结构，其特征在于，该第一介电层以及该第二介电层的材料选自由Al2O3、Ta2O5以及HfO2所组成的一群组。
15.一种像素结构，其特征在于，用于具有一基板的一显示器面板中，该像素结构包含：
一开关元件，包含：
一栅极电极，设置于该基板上；
一半导体层，设置于该栅极电极上；以及
一漏极电极与一源极电极，设置于该半导体层上；以及
一储存电容，包含一第一电容电极、一第二电容电极、一第三电容电极以及一钝化层，该钝化层设置于该第二电容电极以及该第三电容电极之间，该第一电容电极设置于该基板上，其中一介电材料设置于该储存电容中的该第一电容电极以及该第二电容电极之间，并设置于该开关元件中的该栅极电极与该半导体层之间，该介电材料具有等于或大于8的介电常数。
16.如权利要求15所述的像素结构，其特征在于，更包含：
一像素电极，电性连接至该漏极电极；
一第一信号线，电性连接至该源极电极；
一第二信号线，电性连接至该栅极电极；
一共用线，电性连接至该储存电容的该第二电容电极；以及
一介电层，至少设置于该第二信号线上，其中该第一信号线以及该第二信号线于一跨越区的该介电层上方彼此跨越，该介电层具有等于或小于5的介电常数。
17.如权利要求16所述的像素结构，其特征在于，该介电材料亦设置于该第一信号线以及该第二信号线之间的该跨越区的该第二信号线上方。
18.如权利要求17所述的像素结构，其特征在于，更包含：
一钝化层，设置于该开关元件中的该漏极电极上、该源极电极上以及该半导体层的一部分上；以及
一第二栅极电极，设置于该开关元件上方的该钝化层上，该第二栅极电极通过一通孔电性连接至该栅极电极，且其中该钝化层设置于该介电层与该第二信号线之间的至少该跨越区。
19.一种像素结构制造方法，其特征在于，用以制造用于具有一基板的一显示器中的一像素结构，该像素结构包含一开关元件、一储存电容、一第一信号线、一第二信号线以及一共用线，其中
该开关元件包含一栅极电极、一半导体层、一漏极电极以及一源极电极，且该储存电容包含一第一电容电极、一第二电容电极以及一第三电容电极，该像素结构制造方法包含：
设置一第一金属层于该基板上以提供该第一电容电极、该栅极电极以及该第二信号线，其中该第一电容电极、该栅极电极以及该第二信号线彼此分隔；以及
设置一第一介电材料以提供一第一介电层于该栅极电极上，以及提供一第二介电层于该第一电容电极上，该第一介电材料具有等于或大于8的介电常数。
20.如权利要求19所述的像素结构制造方法，其特征在于，更包含：
设置一半导体材料于该第一介电层以提供该半导体层；
设置一第二介电材料以至少于该栅极电极与该第一电容电极之间提供一第三介电层于该基板的部分上，以及至少于该第二信号线与该栅极电极之间提供一第四介电层于该第二信号线上以及于该基板的另一部分上，该第二介电材料具有等于或小于5的介电常数；
设置一第二金属层以提供：
该开关元件的该漏极电极以及该源极电极，
该储存电容的该第二电容电极，以及
该第四介电层上的该第一信号线以及该共用线，其中该第一信号线、该第二信号线以及该共用线中的两者于一跨越区彼此跨越，使得该第二介电材料至少设置于该跨越区；
设置一钝化层于该第二电容电极与该第三介电层上方；以及
设置一导电层于该钝化层的部分上以提供该第三电容电极与该像素电极，该像素电极通过一第一通孔电性连接至该漏极电极，该第三电容电极通过一第二通孔电性连接至该第一电容电极。
21.如权利要求19所述的像素结构制造方法，其特征在于，该第一介电材料包含位于该栅极电极上方、该第一电容电极与该第二信号线上方的一连续层，该方法更包含：
设置一绝缘层于该第一介电材料上；
设置一半导体层于该绝缘层的部分上以提供该开关元件该半导体层；
设置一第二金属层于该半导体层上以及该绝缘层的部分上以提供该开关元件的该漏极电极与该源极电极，以及设置该第二金属层于该绝缘层的一另外部分上以提供该共用线与该储存电容的该第二电容电极；
设置一钝化层于该开关元件的该漏极电极上方与该源极电极上方、该储存电容的该第二电容电极上方以及该共用线上方；
设置一第二介电材料于该钝化层上方，该第二介电材料具有等于或小于5的介电常数；
图案化该钝化层以及该第二介电材料以提供通至该源极电极的一第一通孔、通至该漏极电极的一第二通孔，并图案化该绝缘层、该钝化层、该第二介电材料以及该第一介电材料以提供通至该第一电容电极的一第三通孔；
设置一第三金属层于该第二介电材料的部分上以提供该第一信号线，该第一信号线通过该第一通孔电性连接至该源极电极，该第一信号线亦跨越过该共用线，以及
设置一导电层于该第二介电材料的另一部分上方以提供一像素电极，其中该像素电极通过该第二通孔电性连接至该漏极电极，并通过该第三通孔电性连接至该第一电容电极。
22.如权利要求19所述的像素结构制造方法，其特征在于，该第一介电材料包含设置于该栅极电极上方、该第一电容电极上方、该第二信号线的一第一段上方以及该第二信号线的一第二段上方的一连续层，该方法更包含：
设置一绝缘层于该第一介电材料上；
设置一半导体材料于该绝缘层的部分上以提供该开关元件的该半导体层；
设置一第二金属层于该半导体层上以及该绝缘层的部分上以提供该开关元件的该漏极电极与该源极电极，并在该绝缘层的另一部分上提供该储存电容的该第二电容电极；
设置一钝化层于该开关元件的该漏极电极与该源极电极上方，该储存电容的该第二电容电极上方、该第二信号线的该第一段上方以及该第二信号线的该第二段上方；
图案化该钝化层以提供通至该源极电极的一第一通孔以及通至该漏极电极的一第三通孔，并图案化该钝化层、该绝缘层以及该第一介电材料以提供通至该第二信号线的该第一段的一第二通孔，以及通至该第一电容电极的一第四通孔；
设置一第二介电材料于该第二信号线的该第二段上方的该钝化层上，该第二介电材料具有等于或小于5的介电常数；
设置一第三金属层于该第二介电材料上以提供该第一信号线，于该钝化层的部分上以提供该开关元件中的一第二栅极电极，该第二栅极电极通过该第二通孔电性连接至该第二信号线的该第一段；以及
设置一导电层于该钝化层的一另外部分以提供一像素电极，该像素电极通过该第三通孔电性连接至该漏极电极并通过该第四通孔电性连接至该第一电容电极。
23.如权利要求22所述的像素结构制造方法，其特征在于，该第二金属层亦设置于该绝缘层上以提供该共用线，该共用线以及该第二信号线于一跨越区彼此跨越；
图案化该第二金属层以在该共用线的该跨越区中制造一间隙；
亦设置该钝化层于该共用线上以及该共用线的该间隙的该绝缘层上；
亦设置该第二介电材料于该钝化层上以提供一介电段于该跨越区；以及
设置该第三金属层于该第二介电材料的该跨越区的该介电段上以提供一桥梁，该桥梁电性连接该间隙两侧的该共用线。
24.如权利要求19所述的像素结构制造方法，其特征在于，该第一金属层亦提供一共用线于该基板上，且该第一介电材料为一连续层，设置于该栅极电极、该第一电容电极、该第二信号线的一第一段以及该第二信号线的一第二段，该方法更包含步骤：
设置一绝缘层于该第一介电材料上；
设置一半导体材料于该绝缘层的部分上以提供该开关元件的该半导体层；
设置一第二金属层于该半导体层上以及该绝缘层的部分上以提供该开关元件的该漏极电极与该源极电极，且设置该第二金属层于该绝缘层的另一部分上以提供该储存电容的该第二电容电极；
设置一钝化层于该开关元件的该漏极电极与该源极电极上方、该电容电极的该第二电容电极上方、该共用线上方、该第二信号线的该第一段上方、该第二信号线的该第二段上方以及该绝缘层的另外部分上方；
图案化该钝化层以提供通至该源极电极的一第一通孔以及通至漏极电极的一第四通孔，并图案化该钝化层、该绝缘层以及该第一介电材料以提供通至该第一电容电极的一第二通孔，以及通至该第二信号线的该第一段的一第三通孔；
设置一第二介电材料于该第二信号线上与该共用线的该第二段上方的该钝化层上，该第二介电材料具有等于或小于5的介电常数；
设置并图案化一第三金属层于该第二介电材料上以提供该第一信号线于该第二信号线的该第二段上方以及该共用线上方，该第一信号线通过该第一通孔电性连接至该源极电极，且设置并图案化一第三金属层于该钝化层的部分上以提供一第三电容电极与该开关元件中的一第二栅极电极，该第二栅极电极通过该第三通孔电性连接至该第二信号线的该第一段，该第三电容电极通过该第二通孔电性连接至该第一电容电极；以及
设置一导电层于该钝化层的另一部分以提供该像素电极，该像素电极通过该第四通孔电性连接至该漏极电极。
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