TWI669558B - 畫素結構及畫素結構製造方法 - Google Patents

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Abstract

畫素結構包含開關元件以及儲存電容。開關元件具有一個汲極電極以及設置於高介電常數介電層上的源極電極，高介電常數介電層的介電常數k等於或大於8。儲存電容具有第一電容電極、第二電容電極以及第三電容電極，其中鈍化層設置於第二電容電極與第三電容電極之間，且高介電常數介電層亦設置於第一電容電極與第二電容電極之間。畫素結構亦具有共用線，共用線連接至第一電容電極、資料線以及閘極線，安排第一電容電極、資料線以及閘極線使得其中兩者在低介電常數介電層之跨越區彼此跨越，低介電常數介電層的介電常數k等於或小於5。

Description

畫素結構及畫素結構製造方法
本揭露大體上係有關於一種顯示面板。更特定而言，係有關於一種主動矩陣基板，具有用以驅動顯示面板之薄膜電晶體陣列。
一般而言，顯示面板具有排列為二維矩陣的眾多畫素。為驅動顯示面板，主動矩陣基板包含大量的由薄膜電晶體(thin film transistors,TFTs)所製成之開關元件，以驅動該些畫素。
本技術領域習知的開關元件具有汲極電極、源極電極以及閘極電極，且每個畫素皆具有畫素電極以及儲存電荷用的儲存電容，儲存電容介於畫素電極以及共用線之間。隨著驅動之顯示面板尺寸增大，其解析度亦增高，畫素之定址時間(addressing time)變得非常短，且顯示面板之電容負載變高，導致顯示畫素之充電時間嚴重下降。
每個陣列中的畫素可配置如美國專利號第7,250,992號專利以及其延續案美國專利號第7,345,717專利中所揭露，兩者(後續簡稱Lai案)皆已讓與友達光電股份有限 公司，即本案受讓人之母公司。如Lai案之第1圖所示，每個畫素包含由一對閘極線(掃描線)跟一對資料線(訊號線)所定義之矩形區。可於該矩形區中設置薄膜電晶體作為開關裝置以及畫素電極。薄膜電晶體之閘極可由定義該畫素之閘極線延伸，薄膜電晶體之源極可由定義該畫素之資料線延伸，而薄膜電晶體之該汲極可透過通孔電性連接至畫素電極。
如Lai案進一步所述，閘極線、資料線、薄膜電晶體以及畫素電極可由多層程序形成。舉例而言，閘極線以及薄膜電晶體的閘極可於第一金屬程序層中形成，而資料線以及薄膜電晶體的源極跟汲極可於第二金屬程序層中形成。如Lai案所述，重疊金屬層的存在會造成薄膜電晶體之源極與汲極之間的寄生電容，以及汲極與閘極間之寄生電容。兩個程序層的對位變化可造成上述寄生電容的改變，造成顯示器運作時所不樂見的影響。如Lai案所揭露，可由補償結構形成補償電容，由至少一個閘極以及閘極線延伸並覆蓋一部份的汲極。補償結構的配置，可使當兩金屬程序層偏移時，閘極汲極寄生電容跟汲極與補償結構間之電容維持一個實質上不變的常數。
薄膜電晶體、閘極線、資料線以及畫素電極可由如美國專利號第7,170,092號專利中之第1圖與第2E圖，以及其分案美國專利號第7,507,612號專利中所示的多層結構中形成。上述兩案(後續簡稱Lai等人案)皆讓與友達光電，即本案受讓人之母公司，且上述兩案整體引入本案中作為參考。多層結構可包含依序設置於基板上的第一導電層、第一絕緣層、半導體層、參雜半導體層以及第二導電層。其可更包含第二絕緣 層以及設置於第二絕緣層上的畫素電極。第一導電層可包含至少一條閘極線或閘極電極。參雜半導體層可包含源極與汲極。第二導電層可包含源極電極以及汲極電極。舉例而言，如Lai等人案之第2A-2D圖中所揭露，多層結構可藉由一系列的溼式與乾式蝕刻程序形成。
其他形成薄膜電晶體的技術揭露於美國專利號第7,652,285號專利(後續簡稱Chen案)中，其已讓與友達光電股份有限公司，即本案受讓人之母公司，該專利之整體引入本案中做為參考。如Chen案中所揭露，為形成薄膜電晶體的通道，蝕刻第二金屬層以打開第二金屬層位於閘極電極上方的部分，並分隔源極區與汲極區。此蝕刻可使用多種方法執行，舉例而言，包含如Chen案之第2A-2E圖中的背通道(back-channel)蝕刻程序以及Chen案之第5A-5D圖與第6圖中所揭露的蝕刻停止(etch stop)程序。
因此，希望發展出一種能實現在效能優化的同時亦可維持相對低製造成本的顯示面板。
本揭露提出一種顯示面板中的畫素結構。畫素結構包含開關元件以及儲存電容。開關元件具有一個汲極電極以及設置於高介電常數介電層上的源極電極，高介電常數介電層的介電常數k等於或大於8。儲存電容具有第一電容電極、第二電容電極以及第三電容電極，其中鈍化層設置於第二電容電極與第三電容電極之間，且高介電常數介電層亦設置於第一電容 電極與第二電容電極之間。畫素結構亦具有共用線，共用線連接至第一電容電極、資料線以及閘極線，安排第一電容電極、資料線以及閘極線使得其中兩者在低介電常數介電層之跨越區彼此跨越，低介電常數介電層的介電常數k等於或小於5。
因此，本揭露之第一個面向，為用於具有基板之顯示面板中的畫素結構，畫素結構包含：一開關元件，包含：一閘極電極，設置於該基板上；一第一介電層，設置於該閘極電極上；一半導體層，設置於該第一介電層上；以及一汲極電極與一源極電極，設置於該半導體層上，該第一介電層具有等於或大於8之介電常數；一儲存電容，包含一第一電容電極、一第二電容電極、一第三電容電極、一鈍化層以及一第二介電層，該鈍化層設置於該第二電容電極與該第三電容電極之間，該第二介電層設置於該第一電容電極與該第二電容電極之間，該第二介電層具有等於或大於8之介電常數；一畫素電極，電性連接至該汲極電極；一第一訊號線，電性連接至該源極電極；一第二訊號線，電性連接至該閘極電極；以及一共用線，電性連接至該儲存電容，其中該第一訊號線、該第二訊號線以及該共用線中之兩者於一跨越區跨越過一第三介電層並彼此跨越，該第三介電層具有等於或小於5之介電常數。
依據本揭露之一實施方式，該開關元件更包含一絕緣層，該絕緣層設置於該第一介電層與該半導體層之間。
依據本揭露之一實施方式，該開關元件更包含：另一鈍化層，設置於該汲極電極與該源極電極上，以及一第二閘極電極，設置於該另一鈍化層上，該第二閘極電極電性透過一通孔連接至該閘極電極。該另一鈍化層具有高於5之介電常數。
依據本揭露之一實施方式，該第一訊號線以及該第二訊號線於一第一跨越區彼此跨越，且該共用線以及該第二訊號線於一第二跨越區彼此跨越，且其中該第三介電層至少在該第一跨越區設置於該第一訊號線以及該第二訊號線之間，以及至少在該第二跨越區設置於該共用線以及該第二訊號線之間。
依據本揭露之一實施方式，該第一訊號線以及該第二訊號線於一第一跨越區彼此跨越，且該共用線以及該第一訊號線於一第二跨越區彼此跨越，且其中該第三介電層係至少在該第一跨越區設置於該第一訊號線以及該第二訊號線之間，以及至少在該第二跨越區設置於該共用線以及該第一訊號線之間。
依據本揭露之一實施方式，畫素結構更包含：一第四介電層，設置於該第二訊號線上；以及另一鈍化層，設置於該第四介電層上以及該共用線上，該第四介電層具有等於或大於8之介電常數，其中該第一訊號線以及該第二訊號線於一第一跨越區彼此跨越，且該共用 線以及該第一訊號線於一第二跨越區彼此跨越，且其中該第三介電層係至少在該第一跨越區設置於該另一鈍化層上並介於該第一訊號線與該第二訊號線之間，以及至少在該第二跨越區設置於該另一鈍化層上並介於該共用線與該第一訊號線之間。
依據本揭露之一實施方式，畫素結構更包含一絕緣層，該絕緣層至少於該第一跨越區設置於該第四介電層與該另一鈍化層之間，以及至少於該第二跨越區設置於該第四介電層以及該共用線之間。
依據本揭露之一實施方式，畫素結構更包含：一第四介電層，設置於該第二訊號線上與該共用線上；以及另一鈍化層，設置於該第四介電層上，該第四介電層具有等於或大於8之介電常數，其中該第一訊號線以及該第二訊號線於一第一跨越區彼此跨越，且該共用線與該第一訊號線於一第二跨越區彼此跨越，且其中該第三介電層係至少在該第一跨越區設置於該另一鈍化層上並介於該第一訊號線以及該第二訊號線之間，並至少在該第二跨越區設置於該另一鈍化層上並介於該共用線與該第一訊號線之間。
依據本揭露之一實施方式，畫素結構亦包含一絕緣層，絕緣層至少於該第一跨越區設置於該第四介電層與該鈍化層之間。
依據本揭露之一實施方式，該共用線與該第一訊 號線於一第二跨越區彼此跨越，且其中該第三介電層係至少在該第二跨越區設置於該另一鈍化層上並介於該共用線與該第一訊號線之間。
依據本揭露之一實施方式，畫素結構亦包含絕緣層。絕緣層至少在第一跨越區與第二跨越區設置於第四介電層與鈍化層之間。
依據本揭露之一實施方式，畫素電極電性連接至該汲極電極，其中該第三電容電極電性連接至該畫素電極，該第二電容電極電性連接至該共用線，以及該第一電容電極透過一通孔電性連接至該第三電容電極。
依據本揭露之一實施方式，該第一電容電極電性連接至該共用線，該第二電容電極電性連接至該汲極電極，且該第一電容電極透過一通孔電性連接至該第三電容電極。
依據本揭露之一實施方式，第三電容電極電性連接至該畫素電極，該第二電容電極電性連接至該共用線，且該第一電容電極透過一通孔電性連接至該第三電容電極，且其中該儲存電容更包含一絕緣層，該絕緣層設置於該第二電容電極以及該第二介電層之間。
依據本揭露之一實施方式，電容電極更包含一第四介電層，該第四介電層設置於該第三電容電極以及該鈍化層之間，其中該第四介電層具有等於或小於5之介電常數。
依據本揭露之一實施方式，第一電容電極電性連接至該共用線、該第二電容電極電性連接至該汲極電極且該第三電容電極透過一通孔電性連接至該第一電容電極，且其中該 儲存電容進一步包含一絕緣層，該絕緣層設置於該第二電容電極以及該第二介電層之間。
依據本揭露之一實施方式，第一介電層以及該第二介電層由一材料所製成，該材料係選自由Al2O3、Ta2O5以及HfO2所組成之一群組。
本揭露之第二個面向亦為一種畫素結構，用於具有一基板之一顯示器面板中，該畫素結構包含：一開關元件，包含：一閘極電極，設置於該基板上；一半導體層，設置於該閘極電極上；以及一汲極電極與一源極電極，設置於該半導體層上；以及一儲存電容，包含一第一電容電極、一第二電容電極、一第三電容電極以及一鈍化層，該鈍化層設置於該第二電容電極以及該第三電容電極之間，該第一電容電極設置於該基板上，其中一介電材料設置於該儲存電容中之該第一電容電極以及該第二電容電極之間，並設置於該開關元件中之該閘極電極與該半導體層之間，該介電材料具有等於或大於8之介電常數。
依據本揭露之一實施方式，畫素結構更包含：一畫素電極，電性連接至該汲極電極；一第一訊號線，電性連接至該源極電極；一第二訊號線，電性連接至該閘極電極；一共用線，電性連接至該儲存電容之該第二電容電極； 以及一介電層，至少設置於該第二訊號線上，其中該第一訊號線以及該第二訊號線於一跨越區跨越過該介電層並彼此跨越，該介電層具有等於或小於5之介電常數。
依據本揭露之一實施方式，第二訊號線以及共用線於不同跨越區跨越過介電層並彼此跨越。
依據本揭露之一實施方式，介電材料亦設置於該第一訊號線以及該第二訊號線之間之該跨越區之該第二訊號線上方。
依據本揭露之一實施方式，畫素結構更包含：一鈍化層，設置於該開關元件中之該汲極電極上、該源極電極上以及該半導體層之一部分上；以及一第二閘極電極，設置於該開關元件上方之該鈍化層上，該第二閘極電極透過一通孔電性連接至該閘極電極，且其中該鈍化層亦設置於該介電層與該第二訊號線之間之至少該跨越區。
本揭露之第三個面向係有關一種畫素結構製造方法，用以製造用於具有一基板之一顯示器中之一畫素結構，該畫素結構包含一開關元件、一儲存電容、一第一訊號線、一第二訊號線以及一共用線，其中該開關元件包含一閘極電極、一半導體層、一汲極電極以及一源極電極，且該儲存電容包含一第一電容電極、一第二電容電極以及一第三電容電極，該畫素結構製造方法包含：設置一第一金屬層於該基板上以提供該第一電容電 極、該閘極電極以及該第二訊號線，其中該第一電容電極、該閘極電極以及該第二訊號線彼此分隔；以及設置一第一介電材料以提供一第一介電層於該閘極電極上，以及提供一第二介電層於該第一電容電極上，該第一介電材料具有等於或大於8之介電常數。
依據本揭露之一實施方式，畫素結構製造方法更包含：設置一半導體材料於該第一介電層以提供該半導體層；設置一第二介電材料以至少於該閘極電極與該第一電容電極之間提供一第三介電層於該基板之部分上，以及至少於該第二訊號線與該閘極電極之間提供一第四介電層於該第二訊號線上以及於該基板之另一部分上，該第二介電材料具有等於或小於5之介電常數；設置一第二金屬層以提供：該開關元件之該汲極電極以及該源極電極，該儲存電容之該第二電容電極，以及該第四介電層上之該第一訊號線以及該共用線，其中該第一訊號線、該第二訊號線以及該共用線中之兩者於一跨越區彼此跨越，使得該第二介電材料至少設置於該跨越區；設置一鈍化層於該第二電容電極與該第三介電層上方；以及設置一導電層於該鈍化層之部分上以提供該第三電容電極與該畫素電極，該畫素電極透過一第一通孔電性 連接至該汲極電極，該第三電容電極透過一第二通孔電性連接至該第一電容電極。
依據本揭露之一實施方式，第一介電材料包含位於該閘極電極上方、該第一電容電極與該第二訊號線上方之一連續層，該方法更包含： 設置一絕緣層於該第一介電材料上；設置一半導體層於該絕緣層之部分上以提供該開關元件該半導體層；設置一第二金屬層於該半導體層上以及該絕緣層之部分上以提供該開關元件之該汲極電極與該源極電極，以及設置該第二金屬層於該絕緣層之一另外部分上以提供該共用線與該儲存電容之該第二電容電極；設置一鈍化層於該開關元件之該汲極電極上方與該源極電極上方、該儲存電容之該第二電容電極上方以及該共用線上方；設置一第二介電材料於該鈍化層上方，該第二介電材料具有等於或小於5之介電常數；圖案化該鈍化層以及該第二介電材料以提供通至該源極電極之一第一通孔、通至該汲極電極之一第二通孔，並圖案化該絕緣層、該鈍化層、該第二介電材料以及該第一介電材料以提供通至該第一電容電極之一第三通孔；設置一第三金屬層於該第二介電材料之部分上以提供該第一訊號線，該第一訊號線透過該第一通孔電性連接至該源極電極，該第一訊號線亦跨越過該共用線，以及 設置一導電層於該第二介電材料之另一部分上方以提供一畫素電極，其中該畫素電極透過該第二通孔電性連接至該汲極電極，並透過該第三通孔電性連接至該第一電容電極。
依據本揭露之一實施方式，該第一介電材料包含設置於該閘極電極上方、該第一電容電極上方、該第二訊號線之一第一段上方以及該第二訊號線之一第二段上方之一連續層，該方法更包含：設置一絕緣層於該第一介電材料上；設置一半導體材料於該絕緣層之部分上以提供該開關元件之該半導體層；設置一第二金屬層於該半導體層上以及該絕緣層之部分上以提供該開關元件之該汲極電極與該源極電極，並在該絕緣層之另一部分上提供該儲存電容之該第二電容電極；設置一鈍化層於該開關元件之該汲極電極與該源極電極上方，該儲存電容之該第二電容電極上方、該第二訊號線之該第一段上方以及該第二訊號線之該第二段上方；圖案化該鈍化層以提供通至該源極電極之一第一通孔以及通至該汲極電極之一第三通孔，並圖案化該鈍化層、該絕緣層以及該第一介電材料以提供通至該第二訊號線之該第一段之一第二通孔，以及通至該第一電容電極之一第四通孔；設置一第二介電材料於該第二訊號線之該第二段上方之該鈍化層上，該第二介電材料具有等於或小於5之介電常數；設置一第三金屬層於該第二介電材料上以提供該第一訊號線，於該鈍化層之部分上以提供該開關元件中之一第二閘 極電極，該第二閘極電極透過該第二通孔電性連接至該第二訊號線之該第一段；以及設置一導電層於該鈍化層之一另外部分以提供一畫素電極，該畫素電極透過該第三通孔電性連接至該汲極電極並透過該第四通孔電性連接至該第一電容電極。
依據本揭露之一實施方式，該第一金屬層亦提供一共用線於該基板上，且該第一介電材料為一連續層，設置於該閘極電極、該第一電容電極、該第二訊號線之一第一段以及該第二訊號線之該第二段，該方法更包含：設置一絕緣層於該第一介電材料上；設置一半導體材料於該絕緣層之部分上以提供該開關元件之該半導體層；設置一第二金屬層於該半導體層上以及該絕緣層之部分上以提供該開關元件之該汲極電極與該源極電極，且設置該第二金屬層於該絕緣層之另一部分上以提供該儲存電容之該第二電容電極；設置一鈍化層於該開關元件之該汲極電極與該源極電極上方、該電容電極之該第二電容電極上方、該共用線上方、該第二訊號線之該第一段上方、該第二訊號線之該第二段上方以及該絕緣層之另外部分上方；圖案化該鈍化層以提供通至該源極電極之一第一通孔以及通至汲極電極之一第四通孔，並圖案化該鈍化層、該絕緣層以及該第一介電材料以提供通至該第一電容電極之一第二通孔，以及通至該第二訊號線之該第一段之一第三通孔； 設置一第二介電材料於該第二訊號線上與該共用線之該第二段上方之該鈍化層上，該第二介電材料具有等於或小於5之介電常數；設置並圖案化一第三金屬層於該第二介電材料上以提供該第一訊號線於該第二訊號線之該第二段上方以及該共用線上方，該第一訊號線透過該第一通孔電性連接至該源極電極，且設置並圖案化一第三金屬層於該鈍化層之部分上以提供一第三電容電極與該開關元件中之一第二閘極電極，該第二閘極電極透過該第三通孔電性連接至該第二訊號線之該第一段，該第三電容電極透過該第二通孔電性連接至該第一電容電極；以及設置一導電層於該鈍化層之另一部分以提供該畫素電極，該畫素電極透過該第四通孔電性連接至該汲極電極。
依據本揭露之一實施方式，該第二金屬層亦設置於該絕緣層上以提供該共用線，該共用線以及該第二訊號線於一跨越區彼此跨越；圖案化該第二金屬層以在該共用線之跨越區中製造一間隙；亦設置該鈍化層於該共用線上以及該共用線之該間隙之該絕緣層上；亦設置該第二介電材料於該鈍化層上以提供一介電段於該跨越區；以及亦設置該第三金屬層於該第二介電材料之該跨越區之該介電段上以提供一橋梁，該橋梁電性連接該間隙兩側之該共 用線。
20‧‧‧基板
30‧‧‧畫素
32‧‧‧閘極線
33‧‧‧第二閘極線
34‧‧‧共用線
36‧‧‧資料線
37‧‧‧第二資料線
38‧‧‧畫素電極
40‧‧‧薄膜電晶體
42‧‧‧閘極電極
43‧‧‧第二閘極電極
44‧‧‧高介電常數介電層
46‧‧‧絕緣層
49‧‧‧半導體層
52‧‧‧汲極電極
54‧‧‧源極電極
56‧‧‧低介電常數介電層
58‧‧‧鈍化層
60‧‧‧儲存電容
62‧‧‧第一電容電極
64‧‧‧第二電容電極
68‧‧‧第三電容電極
Via1~Via6‧‧‧第一通孔~第六通孔
A’-A、B’-B、C’-C‧‧‧線段
第1圖繪示依據本揭露之一實施方式的畫素之俯視圖。
第2圖繪示第1圖中之畫素沿著標有A’-A、B’-B以及C’-C之不同線段之剖面圖。
第2a圖至第2e圖繪示第2圖中所示之主動矩陣基板中之畫素中之畫素結構之製造步驟。
第3圖繪示依據本揭露之一實施方式之畫素之俯視圖， 第4圖繪示第3圖中之畫素沿著標有A’-A、B’-B以及C’-C之不同線段的剖面圖
第4a圖至第4e圖繪示第4圖中所示主動矩陣基板中之畫素中之畫素結構之製造步驟。
第5圖繪示依據本揭露一實施方式之畫素之俯視圖。
第6圖繪示第5圖之畫素沿著標有A’-A、B’-B及C’-C之不同線段之剖面圖。
第6a圖至第6e圖繪示如第6圖中所示之主動矩陣基板中之畫素中之畫素結構之製造步驟。
第7圖繪示依據本揭露一實施方式之畫素之俯視圖。
第8圖繪示第7圖之畫素沿著標有A’-A、B’-B、C’-C與D’-D之不同線段之剖面圖。
第8a圖至第8g圖繪示第8圖中所示之主動矩陣基板中之畫素中之畫素結構之製造步驟。
第9圖繪示依據本揭露一實施方式之畫素之俯視圖。
第10圖繪示第9圖之畫素沿著標有A’-A、B’-B、C’-C與D’-D之不同線段之剖面圖。
第10a圖至第10f圖繪示第10圖中所示之主動矩陣基板中之畫素中之畫素結構之製造步驟。
第11圖繪示依據本揭露一實施方式之畫素之俯視圖。
第12圖繪示第11圖之畫素沿著標有A’-A的線段之剖面圖。
第13圖繪示第11圖之畫素沿著標有B’-B的線段之剖面圖。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。並且，除非有其他表示，在不同圖式中相同之元件符號可視為相對應的元件。這些圖式之繪示是為了清楚表達這些實施方式中各元件之間的連接關係，並非繪示各元件的實際尺寸。
本揭露提出一種用於顯示器面板中之畫素之畫素結構，其降低了互電容(cross-over capacitance)、增加了儲存電容單位面積之電容比值、並且改善了每個畫素中開關元件 之跨導(transconductance)。更明確而言，在開關元件以及儲存電容中使用了高介電常數(k)的絕緣或介電材料。高介電常數材料具有大於或等於8之介電常數，而低介電常數材料具有等於或小於5之介電常數。高介電常數材料包含諸如Al2O3、Ta2O5以及HfO2，但不以此為限。低介電常數材料包含如丙烯酸樹脂(acrylic)，但不以此為限。
本揭露包含多種不同之實施方式，如以下實施例1~6所說明，但並不以此為限。
實施例1
實施例1之實施方式繪示於第1圖至第2e圖中，其中第1圖繪示依據本揭露之一實施方式的畫素之俯視圖；第2圖繪示第1圖中之畫素沿著標有A’-A、B’-B以及C’-C之不同線段之剖面圖；而第2a圖至第2e圖繪示第2圖中所示之主動矩陣基板中之畫素中之畫素結構之製造步驟。
如第1圖中所示，畫素30係由兩條相鄰資料線36與兩條相鄰閘極線32之間的面積所定義。畫素30具有開關元件或薄膜電晶體(thin-film transistor,TFT)40、儲存電容60以及共用線34，共用線34實質上平行於資料線36。如第2圖中所示，儲存電容60由沿著線段B’-B之剖面圖呈現；薄膜電晶體40以及介於資料線36與閘極線32之間之跨越區由沿著線段A’-A之剖面圖呈現；而介於共用線34與閘極線32間之跨越區由沿著線段C’-C之剖面圖呈現。儲存電容60具有第一電容電極62、第二電容電極64以及第三電容電極68，其中第三電容 電極68為畫素電極38之一部分。高介電常數介電層44設置於第一電容電極62以及第二電容電極64之間，以及薄膜電晶體40中。鈍化層58設置於第二電容電極64以及第三電容電極68之間。鈍化層58具有高於5之介電常數。第三電容電極68與第一電容電極62透過第二通孔Via2電性連接。薄膜電晶體40具有設置於基板20上之閘極電極42、設置於閘極電極42上之高介電常數介電層44、設置鄰近於高介電常數介電層44之半導體層49、以及可選擇性設置的絕緣層46，絕緣層46如介於高介電常數介電層44以及半導體層49間之氮化矽(SiNx)層。薄膜電晶體40具有設置於半導體層49上之汲極電極52以及源極電極54。汲極電極52電性連接至畫素電極38，而源極電極54電性連接至資料線36。閘極線32與資料線36具有跨越區，而閘極線32與與共用線34具有另一跨越區。低介電常數介電層56至少設置於資料線36與閘極線32之間之跨越區，以及共用線34與閘極線32之間之跨越區。
畫素30由兩金屬層製造：第一金屬層(或金屬1)以及第二金屬層(或金屬2)。如第2a圖，其繪示了步驟PEP 1，第一金屬層設置於基板20上以提供第一電容電極62、閘極電極42、第一段之閘極線32以及第二段之閘極線32，全數彼此分隔。如第2b圖，其繪示了步驟PEP 2，高介電常數介電層44設置於第一電容電極62上以及閘極電極42上。可選擇性設置的絕緣層46，諸如氮化矽(SiNx)層可設置於高介電常數介電層44上並位於閘極電極42上方。同樣地，可選擇性設置的絕緣層46亦可設置於高介電常數介電層44與第二電容電極64之間 (圖未示)。應了解，灰色調(gray tone)或半色調(half tone)遮罩可用以在薄膜電晶體40之閘極電極42上方形成半導體層並移除基板上其他部分之高介電常數材料。如第2c圖，其繪示步驟PEP 3，低介電常數介電層56被設置並圖案化於基板20上以提供絕緣，其至少位於儲存電容60之第一電容電極62與薄膜電晶體40之閘極電極42之間，以及閘極線32之第一段與第二段上方。如第2d圖，其繪示步驟PEP 4，設置並圖案化第二金屬層(或金屬2)以形成：薄膜電晶體40之汲極電極52以及源極電極54、資料線36、第二電容電極64以及共用線34。如第2e圖，其繪示步驟PEP 5，鈍化層58被設置並圖案化以形成至少一個通至汲極電極52之第一通孔Via1，以及通至第一電容電極62之第二通孔Via2。接著設置並圖案化導電層，如氧化銦錫(indium-tin oxide,ITO)層，以至少形成畫素電極38，其透過第一通孔Via1電性連接至汲極電極52，並透過第二通孔Via2電性連接至第一電容電極62，以達成如第2圖中所示之層結構。
半導體層49可由非矽層或由多晶矽、單晶矽、微晶矽、奈米晶矽、氧化半導體材料(舉例而言，indium gallium zinc oxide,IGZO、indium gallium,IGO、indium zinc oxide,IZO、indium tin oxide,ITO、titanium oxide,TiO、zinc oxide,ZnO、indium Oxide,InO、gallium oxide,GaO、有機半導體材料，或其他適當之半導體材料)。鈍化層58可由無機絕緣材料製成，諸如氧化矽、氮化矽、氮氧化矽，或有機絕緣材料，諸如無色/有色光阻、聚酰亞胺(polymide)、聚酯纖 維(polyester)、聚苯並環丁烯(benzocyclobutene,BCB)、聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)、聚(4-乙烯基苯酚)(poly(4-vinylphenol),PVP)、聚乙烯醇(polyvinyl alcohol,PVA)、聚四氟乙烯(polytetrafluoroethene,PTFE)，或其他適當之絕緣材料製成。第一與第二金屬層可由以下材料製成，諸如鋁、鉑、銀、鈦、鉬、鋅、錫、其他金屬、合金，或任何適當之導電材料。
如實施例1所示之實施方式的特徵包含：藉由高介電常數介電層44增大儲存電容60之電容與薄膜電晶體40之跨導；藉由低介電常數介電層56降低資料線36與閘極線32之間之互電容，以及閘極線32與共用線34之間之互電容。
實施例1之畫素結構可由不超過六個遮罩步驟製造。第一遮罩步驟係安排以將第一金屬層圖案化為第一電容電極62、閘極電極42以及閘極線32；第二遮罩步驟係安排以圖案化薄膜電晶體40中之高介電常數介電層44與半導體層49；第三遮罩步驟係安排以圖案化低介電常數介電層56；第四遮罩步驟係安排以將第二金屬層圖案化為汲極電極52、源極電極54、資料線36、共用線34以及第二電容電極64；第五遮罩步驟係安排以圖案化鈍化層58以提供多個通孔於其上；而第六遮罩步驟係安排以將導電層圖案化為畫素電極38與第三電容電極68。第二遮罩步驟可包含一灰階遮罩或半色調遮罩程序，描述如後。
在遮罩暴露與光阻顯影後，在不同區域會有不同之光阻厚度：在薄膜電晶體40的閘極區域上方之光阻較厚，而 在儲存電容60區域上方之光阻較薄。將多個層蝕刻以暴露出玻璃基板後，有一氧化蝕刻步驟移除儲存電容60區域上方之光阻，而保有一些薄膜電晶體40的閘極區域上方之光阻。儲存電容60區域上方之多層堆疊被往下蝕刻至高介電常數介電層。在移除剩餘的光阻後，保有閘極區域上方之多層堆疊。整個過程在一個遮罩步驟中執行。
實施例2
實施例2的實施方式繪示於第3圖至第4e圖中，其中第3圖繪示依據本揭露之一實施方式之畫素之俯視圖；第4圖繪示第3圖中之畫素沿著標有A’-A、B’-B以及C’-C之不同線段的剖面圖；而第4a-4e圖繪示第4圖中所示主動矩陣基板中之畫素中之畫素結構之製造步驟。
如第3圖中所示，畫素30係由兩條相鄰資料線36與相鄰閘極線32之間之區域所定義。畫素30具有薄膜電晶體40、儲存電容60以及共用線34，共用線34實質上平行於閘極線32。如第4圖中所示，儲存電容60繪示於沿著線段B’-B之剖面圖中；薄膜電晶體40以及資料線36與閘極線32之間之跨越區繪示於沿著線段A’-A之剖面圖中；而資料線36與共用線34之間之跨越區繪示於沿著線段C’-C之剖面圖中。儲存電容60具有第一電容電極62、第二電容電極64以及第三電容電極68，第三電容電極68為共用線34之一部分。高介電常數介電層44設置於第一電容電極62與第二電容電極64之間。鈍化層58設置於第二電容電極64與第三電容電極68之間。第三電容 電極68與第一電容電極62藉由通孔Via2電性連接。
薄膜電晶體40具有閘極電極42、半導體層49、高介電常數介電層44以及絕緣層46，絕緣層46如上文實施例1中所述之氮化矽(SiNx)層。薄膜電晶體40亦具有汲極電極52以及源極電極54，汲極電極52藉由通孔Via1電性連接至畫素電極38，源極電極54連接至資料線36。資料線36與閘極線32具有跨越區，資料線36與共用線34具有另一跨越區。低介電常數介電層56至少設置於資料線36與閘極線32之間之跨越區，以及共用線34與閘極線32之間之跨越區。
畫素30由兩金屬層製造：第一金屬層(或金屬層1)以及第二金屬層(或金屬層2)。如第4a圖中所示，其繪示了步驟PEP 1，第一金屬層設置於基板20上以提供第一電容電極62、閘極電極42、閘極線32以及共用線34。如第4b圖中所示，其繪示步驟PEP 2，高介電常數介電層44設置於第一電容電極62上以及閘極電極42上。絕緣層46，如氮化矽(SiNx)層設置於高介電常數介電層44上以及閘極電極42上方。半導體層49提供於絕緣層46上方。如第4c圖中所示，其繪示步驟PEP 3，圖案化低介電常數介電層56以提供絕緣至少於儲存電容60與薄膜電晶體40之間之基板20上，以及閘極線32與共用線34上方。如第4d圖中所示，其繪示步驟PEP 4，設置並圖案化第二金屬層(或金屬層2)以形成薄膜電晶體40之汲極電極52以及源極電極54、資料線36與第二電容電極64，第二電容電極64電性連接至汲極電極52。如第4e圖中所示，其繪示步驟PEP 5，設置並圖案化鈍化層58以至少形成通至汲極電極52之第一通 孔Via1以及通至第一電容電極62之第二通孔Via2。接著設置並圖案化導電層(如氧化銦錫)以至少形成畫素電極38與第三電容電極68，畫素電極38藉由第一通孔Via1電性連接至汲極電極52，第三電容電極68藉由第二通孔Via2電性連接至第一電容電極62，以達成如第4圖中所示之結構。
如同實施例1之實施方式，於實施例2中所示實施方式之特徵包含：藉由高介電常數介電層44增加了薄膜電晶體40之跨導與儲存電容60之電容；藉由低介電常數介電層56降低了資料線36與閘極線32之間之互電容，以及資料線36與共用線34之間之互電容。
實施例2之畫素結構可由不超過六個遮罩步驟製造。第一遮罩步驟安排以將第一金屬層圖案化為第一電容電極62、閘極電極42、共用線34以及閘極線32；第二遮罩步驟安排以圖案化薄膜電晶體40中之高介電常數介電層以及半導體層；第三遮罩步驟安排以圖案化低介電常數介電層56；第四遮罩步驟安排以將第二金屬層圖案化為汲極電極52、源極電極54以及資料線36；第五遮罩步驟安排以圖案化鈍化層以於其上提供多種通孔；而第六遮罩步驟安排以將導電層圖案化為畫素電極38與第三電容電極68。
實施例3
實施例3之實施方式繪示於第5圖至第6e圖中，其中第5圖繪示依據本揭露一實施方式之畫素之俯視圖；第6圖繪示第5圖之畫素沿著標有A’-A、B’-B及C’-C之不同線段之剖 面圖；而第6a-6e圖繪示如第6圖中所示之主動矩陣基板中之畫素中之畫素結構之製造步驟。
如第5圖中所示，畫素30由兩個相鄰資料線36與相鄰閘極線32之間之區域定義。畫素30具有實質上平行於閘極線32之共用線34。如第6圖中所示，儲存電容60繪示於沿著線段B’-B之剖面圖中；薄膜電晶體40與資料線36及閘極線32之間之跨越區繪示於沿著線段A’-A之剖面圖中；而資料線36與共用線34之間的跨越區繪示於沿著線段C’-C之剖面圖中。儲存電容60具有第二電容電極64，其電性連接至共用線34。
薄膜電晶體40具有閘極電極42、半導體層49、高介電常數介電層44以及絕緣層46，絕緣層46如上文實施例1中所描述之氮化矽(SiNx)層。薄膜電晶體40亦具有汲極電極52以及源極電極54，汲極電極52藉由通孔Via2電性連接至畫素電極38，源極電極54藉由另一個通孔Via1連接至資料線36。資料線36與閘極線32具有跨越區，資料線36與共用線34具有另一個跨越區。高介電常數介電層44與絕緣層46連續設置於第一電容電極62上方、薄膜電晶體40之閘極電極42上方、閘極線32上方以及部分之基板上。因此，高介電常數介電層44以及絕緣層46，係設置於第一電容電極62以及第二電容電極64之間，以及薄膜電晶體40之閘極電極42與半導體層49之間。位於資料線36與共用線34之間之跨越區的共用線34係設置於絕緣層46上。鈍化層58以及低介電常數介電層56係提供於第二電容電極64上、薄膜電晶體40之汲極電極52上方與源極電極54上、資料線36與絕緣層46之間、閘極線32上方、以 及共用線34與資料線36之跨越區之間。
畫素30係藉由三金屬層製造：第一金屬層(或金屬1)、第二金數層(金屬2)以及第三金屬層(或金屬3)。如第6a圖中所示，其繪示步驟PEP 1，第一金屬層設置於基板上以提供第一電容電極62、閘極電極42以及閘極線32。如第6b圖中所示，其繪示步驟PEP 2。連續之高介電常數介電層44係設置於基板20上，覆蓋第一電容電極62、閘極電極42以及閘極線32。絕緣層46，如氮化矽(SiNx)層，設置於高介電常數介電層44上。用於薄膜電晶體40之半導體層49係提供於絕緣層46上方。如第6c圖中所示，其繪示步驟PEP 3，設置並圖案化第二金屬層以形成第二電容電極64、位於薄膜電晶體40之半導體層49上之汲極電極52與源極電極54以及位於絕緣層46上之共用線34。如第6d圖中所示，其繪示步驟PEP 4，鈍化層58設置於絕緣層46上，覆蓋第二電容電極64、薄膜電晶體40之汲極電極52與源極電極54、以及共用線34。低介電常數介電層56設置於鈍化層58上。接著圖案化鈍化層58以及低介電常數介電層56以形成通至源極電極54之第一通孔Via1、通至汲極電極52之第二通孔Via2以及通至第一電容電極62之第三通孔Via3。如第6e圖中所示，其繪示步驟PEP 5，設置並圖案化第三金屬層以形成資料線36，其透過第一通孔Via1電性連接至源極電極54。資料線36與共用線34具有跨越區。接著設置並圖案化導電層，如氧化銦錫(indium-tin oxide,ITO)以形成畫素電極38，畫素電極38透過第二通孔Via2電性連接至汲極電極52，並亦透過第三通孔Via3電性連接至第一電容電極62以 達成如第6圖中所示之層結構。
如實施例1中之實施方式，實施例3中所示之實施方式的特徵包含：藉由高介電常數介電層44增加薄膜電晶體40之跨導與儲存電容60之電容；以及藉由低介電常數介電層56降低資料線36與閘極線32之間之互電容、資料線36與共用線34之間之互電容。
實施例3中之畫素結構可在不超過6個遮罩步驟中製造。第一遮罩步驟安排以將第一金屬層圖案化為第一電容電極62、閘極電極42以及閘極線32；第二遮罩步驟安排以圖案化薄膜電晶體40中之半導體層、第三遮罩步驟安排以將第二金屬層圖案化為第二電容電極64、薄膜電晶體40之源極電極54/汲極電極52以及共用線34；第四遮罩步驟安排以將鈍化層圖案化以提供多種通孔於其上；第五遮罩步驟安排以將第三金屬層圖案化為資料線36；而第六遮罩步驟安排以將導電層圖案化為畫素電極38以及第三電容電極68。
實施例4
實施例4之實施方式繪示於第7圖至第8g圖中，其中第7圖繪示依據本揭露一實施方式之畫素之俯視圖；第8圖繪示第7圖之畫素沿著標有A’-A、B’-B、C’-C與D’-D之不同線段之剖面圖；而第8a-8g圖繪示第8圖中所示之主動矩陣基板中之畫素中之畫素結構之製造步驟。
如第7圖中所示，畫素30由兩個相鄰資料線36與相鄰閘極線32之間之區域定義。畫素30具有薄膜電晶體40、 儲存電容60以及共用線34，共用線34實質上平行於資料線36。如第8圖中所示，儲存電容60繪示於沿著線段B’-B之剖面圖中；薄膜電晶體40與資料線36及閘極線32間之跨越區繪示於沿著線段A’-A之剖面圖中；閘極線32與共用線34之間之跨越區繪示於沿著線段D’-D之剖面圖中；而用以使第二閘極電極43電性連接至閘極線32之通孔繪示於沿著線段C’-C之剖面圖中。儲存電容60具有第一電容電極62、第二電容電極64以及第三電容電極68，第三電容電極68為畫素電極38之一部分。
薄膜電晶體40具有如上文中實施例1所述之閘極電極42、半導體層49、高介電常數介電層44以及絕緣層46。薄膜電晶體40亦具汲極電極52以及源極電極54，汲極電極52藉由通孔Via3電性連接至畫素電極38，源極電極54藉由另一通孔Via1連接至資料線36。閘極線32與資料線36具有跨越區，閘極線32與共用線34具有另一跨越區。高介電常數介電層44以及絕緣層46以連續設置於第一電容電極62上方、薄膜電晶體40之閘極電極42上方、閘極線32之上方以及基板20之部分上。因此，高介電常數介電層44與第二電容電極64，係設置於第一電容電極62與第二電容電極64之間、薄膜電晶體40之閘極電極42與半導體層49之間、資料線36與閘極線32之一段之間。鈍化層58係提供於第二電容電極64上、薄膜電晶體40之汲極電極52與源極電極54上方、閘極線32上方之資料線36與絕緣層46之間。
畫素30係由三金屬層製造：第一金屬層(或金屬層1)、第二金屬層(或金屬層2)以及第三金屬層(或金屬層3)。 如第8a圖中所示，其繪示步驟PEP 1，第一金屬層設置於基板20上以提供第一電容電極62、閘極電極42以及閘極線32。如第8b圖中所示，其繪示步驟PEP 2，連續的高介電常數介電層44設置於基板上，覆蓋第一電容電極62、閘極電極42以及閘極線32。絕緣層46，如氮化矽(SiNx)層，設置於高介電常數介電層44上。用於薄膜電晶體40之半導體層49係提供於絕緣層46上方。如第8c圖中所示，其繪示步驟PEP 3，設置並圖案化第二金屬層以形成第二電容電極64，以及薄膜電晶體40之半導體層49上之汲極電極52與源極電極54。如第8d圖中所示，其繪示步驟PEP 4，鈍化層58設置於絕緣層46上，覆蓋薄膜電晶體40之第二電容電極64、汲極電極52以及源極電極54。然後圖案化鈍化層58以形成通至源極電極54之第一通孔Via1，以及通至汲極電極52之第三通孔Via3。圖案化鈍化層58、高介電常數介電層44以及絕緣層46以形成通至閘極線32之第一段之第二通孔Via2，以及通至第一電容電極62之第四通孔Via4。如第8e圖中所示，其繪示步驟PEP 5，設置並圖案化低介電常數介電層56以形成閘極線32之第二段上方之鈍化層58上之絕緣層。如第8f圖所示，其繪示步驟PEP 6，設置並圖案化第三金屬層以形成資料線36以及薄膜電晶體40之第二閘極電極43，其中資料線36透過第一通孔Via1電性連接至源極電極54，而第二閘極電極43電性連接至第二閘極線33，第二閘極線33透過第二通孔Via2電性連接至閘極線32之第一段。資料線36與閘極線32具有跨越區。接著，設置並圖案化導電層，如氧化銦錫(indium-tin oxide,ITO)，以形成畫素電極38，畫 素電極38透過第三通孔Via3電性連接至汲極電極52，畫素電極38亦透過第四通孔Via4電性連接至第一電容電極62。如第8g圖中所示，共用線34必須跨越過閘極線32。為了降低互電容，設置於絕緣層46上之共用線34在閘極線32附近處受到中斷，如沿著線段D’-D之剖面圖中所示。當鈍化層58在步驟PEP 4中設置於閘極線32上方時，鈍化層58亦被圖案化以形成通至共用線34受中斷段之第五通孔Via5以及第六通孔Via6。在PEP 6中所設置之部分第三金屬係用以提供將共用線34之中斷段電性連接之橋梁。如第8g圖中所示，低介電常數介電層56係提供於橋接起之共用線34與閘極線32之間。
如實施例1中之實施方式，實施例4中所示之實施方式之特徵包含：藉由高介電常數介電層44增加薄膜電晶體40之跨導和儲存電容60之電容；以及藉由低介電常數介電層56降低資料線36與閘極線32之間之互電容，以及資料線36與共用線34之間之互電容。更進一步而言，由第三金屬層製成的資料線36藉由一通孔電性連接至由第二金屬層製成之源極電極，以此降低互電容。
實施例4之畫素結構可在不超過七個遮罩步驟中製造。第一遮罩步驟安排以將第一金屬層圖案化為第一電容電極62、閘極電極42以及閘極線32；第二遮罩步驟安排以圖案化薄膜電晶體40中之半導體層；第三遮罩步驟安排以將第二金屬層圖案化為第二電容電極64、薄膜電晶體40之源極電極54與汲極電極52、以及共用線34；第四遮罩步驟安排以圖案化鈍化層以提供通孔於其上；第五遮罩步驟安排以將低介電常數 絕緣層圖案化為介於資料線36與閘極線32之間之跨越區之低介電常數介電層56；第六遮罩步驟安排以將第三金屬層圖案化為第二閘極電極43、第二閘極線33以及資料線36；而第七遮罩步驟安排以將導電層圖案化為畫素電極38以及第三電容電極68。
實施例5
實施例5的實施方式繪示於第9圖至第10f圖中，其中第9圖繪示依據本揭露一實施方式之畫素之俯視圖；第10圖繪示第9圖之畫素沿著標有A’-A、B’-B、C’-C與D’-D之不同線段之剖面圖；而第10a-10f圖繪示第10圖中所示之主動矩陣基板中之畫素中之畫素結構之製造步驟。
如第9圖中所示，畫素30係由兩條相鄰資料線36與相鄰閘極線32之間之區域所定義。畫素30具有薄膜電晶體40、儲存電容60以及共用線34，共用線34實質上平行於閘極線32。如第10圖中所示，儲存電容60繪示於沿著線段B’-B之剖面圖中；薄膜電晶體40以及資料線36與閘極線32之間之跨越區繪示於沿著線段A’-A之剖面圖中；資料線36與共用線34之間之跨越區繪示於沿著線段C’-C之剖面圖中；而第二閘極電極43與閘極線32之間之連接繪示於沿著線段D’-D之剖面圖中。儲存電容60具有第二電容電極64以及第三電容電極68，第二電容電極64電性連接至薄膜電晶體40之汲極電極52，第三電容電極68透過通孔Via2電性連接至第一電容電極62並電性連接至共用線34。
薄膜電晶體40中具有如上文中實施例1所述之閘極電極42、半導體層49、高介電常數介電層44以及絕緣層46。薄膜電晶體40之汲極電極52藉由通孔Via4電性連接至畫素電極38，源極電極54藉由另一通孔Via1電性連接至資料線36。資料線36與閘極線32具有跨越區，資料線36與共用線34具有另一跨越區。高介電常數介電層44與絕緣層46連續設置於第一電容電極62上方、薄膜電晶體40之閘極電極42上方、閘極線32上方以及基板20之部分上。因此，高介電常數介電層44與絕緣層46，係設置於第一電容電極62與第二電容電極64之間、薄膜電晶體40之閘極電極42與半導體層49之間、於資料線36與閘極線32之間之跨越區、以及於資料線36與共用線34之間之跨越區。鈍化層58提供於第二電容電極64上、薄膜電晶體40之汲極電極52與源極電極54上方、閘極線32以及共用線34上方之資料線36與絕緣層46之間。
畫素30由三金屬層製造：第一金屬層(或金屬層1)、第二金屬層(或金屬層2)以及第三金屬層(或金屬層3)。如第10a圖中所示，其繪示了步驟PEP 1，第一金屬層設置於基板20上以提供第一電容電極62、閘極電極42、閘極線32以及共用線34。如第10b圖中所示，其繪示步驟PEP 2，高介電常數介電層44設置於基板上，覆蓋第一電容電極62；設置於閘極電極42上；設置於共用線34與閘極線32上。絕緣層46，如氮化矽(SiNx)層設置於高介電常數介電層44上。用於薄膜電晶體40之半導體層49提供於絕緣層46上方。如第10c圖中所示，其繪示步驟PEP 3，設置並圖案化第二金屬層以形成第二電容 電極64、於薄膜電晶體40之半導體層49上之汲極電極52以及源極電極54。如第10d圖中所示，其繪示步驟PEP 4，鈍化層58設置於絕緣層46上，覆蓋第二電容電極64以及薄膜電晶體40之汲極電極52與源極電極54。然後圖案化鈍化層58以形成通至源極電極54之第一通孔Via1、通至汲極電極52之第四通孔Via4、通至第一電容電極62之第二通孔Via2以及通至閘極線32之第一段之第三通孔Via3。如第10e圖中所示，其繪示步驟PEP 5，設置並圖案化低介電常數介電層56於共用線34上方與閘極線32之第二段上方之鈍化層58上以形成絕緣層。如第10f圖中所示，其繪示步驟PEP 6，設置並圖案化第三金屬層以形成資料線36、薄膜電晶體40之第二閘極電極43、以及第三電容電極68，其中第三電容電極68透過第二通孔Via2電性連接至第一電容電極62，資料線36透過第一通孔Via1電性連接至源極電極54，而第二閘極電極43電性連接至第二閘極線33，第二閘極線33透過第三通孔Via3電性連接至閘極線32之第一段。資料線36與閘極線32之第二段具有跨越區，資料線36與共用線34具有另一跨越區。
如同實施例1之實施方式，於實施例5中所示實施方式之特徵包含：藉由高介電常數介電層44增加了薄膜電晶體40之跨導與儲存電容60之電容；藉由低介電常數介電層56降低了資料線36與閘極線32之間之互電容，以及資料線36與共用線34之間之互電容。進一步而言，由第三金屬層製成之資料線36藉由通孔電性連接至由第二金屬層製成之源極電極54，以此降低互電容。
實施例5之畫素結構可由不超過七個遮罩步驟製造。第一遮罩步驟安排以將第一金屬層圖案化為第一電容電極62、閘極電極42、共用線34以及閘極線32；第二遮罩步驟安排以圖案化薄膜電晶體40中之半導體層49；第三遮罩步驟安排以將第二金屬層圖案化為第二電容電極64、薄膜電晶體40之源極電極54與汲極電極52；第四遮罩步驟安排以圖案化鈍化層以提供各種通孔於其上；第五遮罩步驟安排以將低介電常數絕緣層圖案化為位於資料線36與共用線34之間之跨越區之低介電常數介電層56，以及位於資料線36與閘極線32之間之跨越區之低介電常數介電層56；第六遮罩步驟安排以圖案化第三金屬層為第二閘極電極43、第二閘極線33、第三電容電極68以及資料線36；第七遮罩步驟安排以將導電層圖案化為畫素電極38。
實施例6
實施例6之實施方式使用雙金屬線(金屬2與金屬3)作為資料線以降低資料線之電阻，並使用另外之雙金屬線(金屬1與金屬3)作為閘極線以降低閘極線之電阻。
實施例6之實施方式繪示於第11-13圖中，其中第11圖繪示依據本揭露一實施方式之畫素之俯視圖；第12圖繪示第11圖之畫素沿著標有A’-A的線段之剖面圖；而第13圖繪示第11圖之畫素沿著標有B’-B的線段之剖面圖。如第11圖中所示，畫素30係由資料線36、第二資料線37、閘極線32以及第二閘極線33為邊界之區域所定義。畫素30具有實質上平行於 閘極線32之共用線34。如第7圖與第8圖中所示之實施例4的實施方式，閘極線32與閘極電極42係由設置於基板上之第一金屬層(金屬1)所製成。複合資料線具有由第三金屬層(金屬3)所製成之上方部分(第二資料線37)以及由第二金屬層(金屬2)所製成之下方部分(資料線36)，兩者由鈍化層58隔開。如第12圖中所示，在第二資料線37與閘極線32之間的跨越區，資料線36被中斷；低介電常數介電層56設置於鈍化層58上；而鈍化層58被圖案化以提供兩個通孔，以使由第三金屬層製成之橋梁電性連接被中斷部分之資料線36。位於跨越區之低介電常數介電層56係安排以降低互電容。如第13圖中所示，由第三金屬層製成之第二閘極電極43與第二閘極線33係藉由通孔Via2電性連接至閘極線32，該通孔穿越鈍化層58以及高介電常數介電層44。
如實施例1之實施方式，實施例6中所示之實施方式之特徵包含：藉由高介電常數介電層44增加了薄膜電晶體40之跨導與儲存電容60之電容；藉由低介電常數介電層56降低了資料線36與閘極線32之間之互電容，以及閘極線32與共用線34之間之互電容。進一步而言，由第三金屬層製成之第二資料線37藉由通孔電性連接至由第二金屬層製成之資料線36，以此降低資料線之線電阻。
綜上所述，依據本揭露之多種實施方式之畫素結構，薄膜電晶體40之開關元件具有設置於基板上之閘極電極、設置於閘極電極上之半導體層、設置於半導體層上之汲極電極與源極電極，以及高介電常數介電材料；高介電常數介電材料 設置於閘極電極以及半導體層之間，以提高薄膜電晶體40之跨導。儲存電容60具有至少一個第一電容電極、第二電容電極與電三電容電極、以及設置於基板上之第一電容電極，其中高介電常數介電材料亦設置於在儲存電容60中之第一電容電極以及第二電容電極之間，以增加儲存電容60之電容值。高介電常數介電材料具有高於8之介電常數。第三電容電極提供於儲存電容60上，進一步增加儲存電容60之電容值。
在畫素中，畫素電極電性連接至汲極電極；資料線電性連接至源極電極；閘極線電性連接至閘極電極；以及共用線電性連接至儲存電容之第二電容電極或電性連接至第一或第三電容電極。低介電常數介電層設置於資料線與閘極線之間之跨越區，於共用線與閘極線之間，以及資料線與共用線之間，以降低互電容。
畫素結構可由兩金屬層或三金屬層製造。當由三金屬層製造時，應可理解雙閘極結構使得薄膜電晶體TFT之跨導進一步增加，且雙金屬資料線可降低資料線以及閘極線之線電阻。
因此，雖然本揭露已由上述一或多個實施方式描述，熟習本領域中之技藝者應理解，可在不背離本揭露之範疇下，依前述及其細節做出多種其他更動、省略以及修改。

Claims (24)

  1. 一種畫素結構，用於具有一基板之一顯示器面板中，該畫素結構包含：一開關元件，包含：一閘極電極，設置於該基板上；一第一介電層，設置於該閘極電極上；一半導體層，設置於該第一介電層上；以及一汲極電極與一源極電極，設置於該半導體層上，該第一介電層具有等於或大於8之介電常數；一儲存電容，包含一第一電容電極、一第二電容電極、一第三電容電極、一鈍化層以及一第二介電層，該鈍化層設置於該第二電容電極與該第三電容電極之間，該第二介電層設置於該第一電容電極與該第二電容電極之間，該第二介電層具有等於或大於8之介電常數；一第一訊號線，電性連接至該源極電極；一第二訊號線，電性連接至該閘極電極；以及一共用線，電性連接至該儲存電容，其中該第一訊號線、該第二訊號線以及該共用線中之兩者於一跨越區彼此跨越於一第三介電層上方，該第三介電層具有等於或小於5之介電常數。
  2. 如請求項1所述之畫素結構，其中該開關元件更包含一絕緣層，該絕緣層設置於該第一介電層與該半導體層之間。
  3. 如請求項2所述之畫素結構，其中該開關元件更包含：另一鈍化層，設置於該汲極電極與該源極電極上，以及一第二閘極電極，設置於該另一鈍化層上，該第二閘極電極電性透過一通孔連接至該閘極電極。
  4. 如請求項1所述之畫素結構，其中該第一訊號線以及該第二訊號線於一第一跨越區彼此跨越，且該共用線以及該第二訊號線於一第二跨越區彼此跨越，且其中該第三介電層至少在該第一跨越區設置於該第一訊號線以及該第二訊號線之間，以及至少在該第二跨越區設置於該共用線以及該第二訊號線之間。
  5. 如請求項1所述之畫素結構，其中該第一訊號線以及該第二訊號線於一第一跨越區彼此跨越，且該共用線以及該第一訊號線於一第二跨越區彼此跨越，且其中該第三介電層至少在該第一跨越區設置於該第一訊號線以及該第二訊號線之間，以及至少在該第二跨越區設置於該共用線以及該第一訊號線之間。
  6. 如請求項1所述之畫素結構，更包含：一第四介電層，設置於該第二訊號線上；以及另一鈍化層，設置於該第四介電層上以及該共用線上， 該第四介電層具有等於或大於8之介電常數，其中該第一訊號線以及該第二訊號線於一第一跨越區彼此跨越，且該共用線以及該第一訊號線於一第二跨越區彼此跨越，且其中該第三介電層至少在該第一跨越區設置於該另一鈍化層上並介於該第一訊號線與該第二訊號線之間，以及至少在該第二跨越區設置於該另一鈍化層上並介於該共用線與該第一訊號線之間。
  7. 如請求項1所述之畫素結構，更包含：一第四介電層，設置於該第二訊號線上與該共用線上；以及另一鈍化層，設置於該第四介電層上，該第四介電層具有等於或大於8之介電常數，其中該第一訊號線以及該第二訊號線於一第一跨越區彼此跨越，且其中該第三介電層至少在該第一跨越區設置於該另一鈍化層上並介於該第一訊號線以及該第二訊號線之間。
  8. 如請求項7所述之畫素結構，其中該共用線與該第一訊號線於一第二跨越區彼此跨越，且其中該第三介電層至少在該第二跨越區設置於該另一鈍化層上並介於該共用線與該第一訊號線之間。
  9. 如請求項1所述之畫素結構，更包含：一畫素電極，電性連接至該汲極電極，其中該第三電容 電極電性連接至該畫素電極，該第二電容電極電性連接至該共用線，以及該第一電容電極透過一通孔電性連接至該第三電容電極。
  10. 如請求項1所述之畫素結構，其中該第一電容電極電性連接至該共用線，該第二電容電極電性連接至該汲極電極，且該第一電容電極透過一通孔電性連接至該第三電容電極。
  11. 如請求項1所述之畫素結構，更包含：一畫素電極電性連接至該汲極電極，其中該第三電容電極電性連接至該畫素電極，該第二電容電極電性連接至該共用線，且該第一電容電極透過一通孔電性連接至該第三電容電極，且其中該儲存電容更包含一絕緣層，該絕緣層設置於該第二電容電極以及該第二介電層之間。
  12. 如請求項11所述之畫素結構，其中該儲存電容更包含一第四介電層，該第四介電層設置於該第三電容電極以及該鈍化層之間，其中該第四介電層具有等於或小於5之介電常數。
  13. 如請求項1所述之畫素結構，其中該第一電容電極電性連接至該共用線、該第二電容電極電性連接至該汲極電極，且該第三電容電極透過一通孔電性連接至該第一 電容電極，且其中該儲存電容更包含一絕緣層，該絕緣層設置於該第二電容電極以及該第二介電層之間。
  14. 如請求項1所述之畫素結構，其中該第一介電層以及該第二介電層之材料係選自由Al2O3、Ta2O5以及HfO2所組成之一群組。
  15. 一種畫素結構，用於具有一基板之一顯示器面板中，該畫素結構包含：一開關元件，包含：一閘極電極，設置於該基板上；一半導體層，設置於該閘極電極上；以及一汲極電極與一源極電極，設置於該半導體層上；一儲存電容，包含一第一電容電極、一第二電容電極、一第三電容電極以及一鈍化層，該鈍化層設置於該第二電容電極以及該第三電容電極之間，該第一電容電極設置於該基板上，其中一介電材料設置於該儲存電容中之該第一電容電極以及該第二電容電極之間，並設置於該開關元件中之該閘極電極與該半導體層之間，該介電材料具有等於或大於8之介電常數；以及一介電層，設置於該基板上，並將該儲存電容以及該開關元件分隔開來，且該介電層具有等於或小於5之介電常數。
  16. 如請求項15所述之畫素結構，更包含： 一畫素電極，電性連接至該汲極電極；一第一訊號線，電性連接至該源極電極；一第二訊號線，電性連接至該閘極電極；以及一共用線，電性連接至該儲存電容之該第二電容電極且其中該介電層，至少設置於該第二訊號線上，其中該第一訊號線以及該第二訊號線於一跨越區之該介電層上方彼此跨越。
  17. 如請求項16所述之畫素結構，其中該介電材料亦設置於該第一訊號線以及該第二訊號線之間之該跨越區之該第二訊號線上方。
  18. 如請求項17所述之畫素結構，更包含：一鈍化層，設置於該開關元件中之該汲極電極上、該源極電極上以及該半導體層之一部分上；以及一第二閘極電極，設置於該開關元件上方之該鈍化層上，該第二閘極電極透過一通孔電性連接至該閘極電極，且其中該鈍化層設置於該介電層與該第二訊號線之間之至少該跨越區。
  19. 一種畫素結構製造方法，用以製造用於具有一基板之一顯示器中之一畫素結構，該畫素結構包含一開關元件、一儲存電容、一第一訊號線、一第二訊號線、一共用線以及一介電層，其中 該開關元件包含一閘極電極、一半導體層、一汲極電極以及一源極電極，且該儲存電容包含一第一電容電極、一第二電容電極以及一第三電容電極，其中該第一訊號線電性連接至該源極電極，該第二訊號線電性連接至該閘極電極，該共用線電性連接至該儲存電容之該第二電容電極，且該介電層至少設置於該第二訊號線上，其中該第一訊號線以及該第二訊號線於一跨越區之該介電層上方彼此跨越，該介電層具有等於或小於5之介電常數，該畫素結構製造方法包含：設置一第一金屬層於該基板上以提供該第一電容電極、該閘極電極以及該第二訊號線，其中該第一電容電極、該閘極電極以及該第二訊號線彼此分隔；以及設置一第一介電材料以提供一第一介電層於該閘極電極上，以及提供一第二介電層於該第一電容電極上，該第一介電材料具有等於或大於8之介電常數。
  20. 如請求項19所述之畫素結構製造方法，更包含：設置一半導體材料於該第一介電層以提供該半導體層；設置一第二介電材料以形成該介電層，該第二介電材料設置以至少於該閘極電極與該第一電容電極之間提供一第三介電層於該基板之部分上，以及至少於該第二訊號線與該閘極電極之間提供一第四介電層於該第二訊號線上以及於該基板之另一部分上；設置一第二金屬層以提供： 該開關元件之該汲極電極以及該源極電極，該儲存電容之該第二電容電極，以及該第四介電層上之該第一訊號線以及該共用線，其中該第一訊號線、該第二訊號線以及該共用線中之兩者於一跨越區彼此跨越，使得該第二介電材料至少設置於該跨越區；設置一鈍化層於該第二電容電極與該第三介電層上方；以及設置一導電層於該鈍化層之部分上以提供該第三電容電極與該畫素電極，該畫素電極透過一第一通孔電性連接至該汲極電極，該第三電容電極透過一第二通孔電性連接至該第一電容電極。
  21. 如請求項19所述之畫素結構製造方法，其中該第一介電材料包含位於該閘極電極上方、該第一電容電極與該第二訊號線上方之一連續層，該方法更包含：設置一絕緣層於該第一介電材料上；設置一半導體層於該絕緣層之部分上以提供該開關元件該半導體層；設置一第二金屬層於該半導體層上以及該絕緣層之部分上以提供該開關元件之該汲極電極與該源極電極，以及設置該第二金屬層於該絕緣層之一另外部分上以提供該共用線與該儲存電容之該第二電容電極；設置一鈍化層於該開關元件之該汲極電極上方與該源極 電極上方、該儲存電容之該第二電容電極上方以及該共用線上方；設置一第二介電材料以形成該介電層，該第二介電材料設置於該鈍化層上方；圖案化該鈍化層以及該第二介電材料以提供通至該源極電極之一第一通孔、通至該汲極電極之一第二通孔，並圖案化該絕緣層、該鈍化層、該第二介電材料以及該第一介電材料以提供通至該第一電容電極之一第三通孔；設置一第三金屬層於該第二介電材料之部分上以提供該第一訊號線，該第一訊號線透過該第一通孔電性連接至該源極電極，該第一訊號線亦跨越過該共用線，以及設置一導電層於該第二介電材料之另一部分上方以提供一畫素電極，其中該畫素電極透過該第二通孔電性連接至該汲極電極，並透過該第三通孔電性連接至該第一電容電極。
  22. 如請求項19所述之畫素結構製造方法，其中該第一介電材料包含設置於該閘極電極上方、該第一電容電極上方、該第二訊號線之一第一段上方以及該第二訊號線之一第二段上方之一連續層，該方法更包含：設置一絕緣層於該第一介電材料上；設置一半導體材料於該絕緣層之部分上以提供該開關元件之該半導體層；設置一第二金屬層於該半導體層上以及該絕緣層之部分上以提供該開關元件之該汲極電極與該源極電極，並在該絕 緣層之另一部分上提供該儲存電容之該第二電容電極；設置一鈍化層於該開關元件之該汲極電極與該源極電極上方，該儲存電容之該第二電容電極上方、該第二訊號線之該第一段上方以及該第二訊號線之該第二段上方；圖案化該鈍化層以提供通至該源極電極之一第一通孔以及通至該汲極電極之一第三通孔，並圖案化該鈍化層、該絕緣層以及該第一介電材料以提供通至該第二訊號線之該第一段之一第二通孔，以及通至該第一電容電極之一第四通孔；設置一第二介電材料以形成該介電層，該第二介電材料設置於該第二訊號線之該第二段上方之該鈍化層上；設置一第三金屬層於該第二介電材料上以提供該第一訊號線，於該鈍化層之部分上以提供該開關元件中之一第二閘極電極，該第二閘極電極透過該第二通孔電性連接至該第二訊號線之該第一段；以及設置一導電層於該鈍化層之一另外部分以提供一畫素電極，該畫素電極透過該第三通孔電性連接至該汲極電極並透過該第四通孔電性連接至該第一電容電極。
  23. 如請求項22所述之畫素結構製造方法，其中該第二金屬層亦設置於該絕緣層上以提供該共用線，該共用線以及該第二訊號線於一跨越區彼此跨越；圖案化該第二金屬層以在該共用線之該跨越區中製造一間隙；亦設置該鈍化層於該共用線上以及該共用線之該間隙之 該絕緣層上；亦設置該第二介電材料於該鈍化層上以提供一介電段於該跨越區；以及設置該第三金屬層於該第二介電材料之該跨越區之該介電段上以提供一橋梁，該橋梁電性連接該間隙兩側之該共用線。
  24. 如請求項19所述之畫素結構製造方法，其中該第一金屬層亦提供一共用線於該基板上，且該第一介電材料為一連續層，設置於該閘極電極、該第一電容電極、該第二訊號線之一第一段以及該第二訊號線之一第二段，該方法更包含步驟：設置一絕緣層於該第一介電材料上；設置一半導體材料於該絕緣層之部分上以提供該開關元件之該半導體層；設置一第二金屬層於該半導體層上以及該絕緣層之部分上以提供該開關元件之該汲極電極與該源極電極，且設置該第二金屬層於該絕緣層之另一部分上以提供該儲存電容之該第二電容電極；設置一鈍化層於該開關元件之該汲極電極與該源極電極上方、該電容電極之該第二電容電極上方、該共用線上方、該第二訊號線之該第一段上方、該第二訊號線之該第二段上方以及該絕緣層之另外部分上方；圖案化該鈍化層以提供通至該源極電極之一第一通孔以 及通至汲極電極之一第四通孔，並圖案化該鈍化層、該絕緣層以及該第一介電材料以提供通至該第一電容電極之一第二通孔，以及通至該第二訊號線之該第一段之一第三通孔；設置一第二介電材料以形成該介電層，該第二介電材料設置於該第二訊號線上與該共用線之該第二段上方之該鈍化層上；設置並圖案化一第三金屬層於該第二介電材料上以提供該第一訊號線於該第二訊號線之該第二段上方以及該共用線上方，該第一訊號線透過該第一通孔電性連接至該源極電極，且設置並圖案化一第三金屬層於該鈍化層之部分上以提供一第三電容電極與該開關元件中之一第二閘極電極，該第二閘極電極透過該第三通孔電性連接至該第二訊號線之該第一段，該第三電容電極透過該第二通孔電性連接至該第一電容電極；以及設置一導電層於該鈍化層之另一部分以提供該畫素電極，該畫素電極透過該第四通孔電性連接至該汲極電極。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110061058A (zh) * 2018-04-17 2019-07-26 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
US20200089066A1 (en) * 2018-09-17 2020-03-19 Chongqing Hkc Optoelectronics Technology Co., Ltd. Array substrate, display panel, and display device
CN109659350B (zh) * 2019-02-01 2021-02-26 武汉华星光电半导体显示技术有限公司 一种像素结构
KR20200105565A (ko) * 2019-02-28 2020-09-08 삼성디스플레이 주식회사 표시 장치
KR20210106053A (ko) * 2020-02-19 2021-08-30 삼성디스플레이 주식회사 표시 장치
CN112670303B (zh) * 2020-12-24 2023-05-02 Tcl华星光电技术有限公司 光传感器及其制备方法、显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0239130A (ja) * 1988-07-29 1990-02-08 Sharp Corp 液晶表示装置
TW200620350A (en) * 2004-12-03 2006-06-16 Au Optronics Corp Stacked storage capacitor structure for a thin film transistor liquid crystal display
TW200949399A (en) * 2008-05-23 2009-12-01 Au Optronics Corp Pixel structure of display panel and method of making the same
TW201624088A (zh) * 2009-09-04 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786628B2 (ja) 1987-10-15 1998-08-13 シャープ株式会社 液晶パネルの電極構造
US7011978B2 (en) * 2001-08-17 2006-03-14 Micron Technology, Inc. Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions
TW538541B (en) 2002-05-15 2003-06-21 Au Optronics Corp Active matrix substrate of liquid crystal display device and the manufacturing method thereof
TW589663B (en) 2003-05-12 2004-06-01 Au Optronics Corp Flat panel display and manufacturing method thereof
TWI226962B (en) 2004-01-05 2005-01-21 Au Optronics Corp Liquid crystal display device with a capacitance-compensated structure
TWI345312B (en) 2004-07-26 2011-07-11 Au Optronics Corp Thin film transistor structure and method of fabricating the same
KR100695013B1 (ko) 2005-07-25 2007-03-16 삼성전자주식회사 박막트랜지스터 기판과 박막트랜지스터 기판의 제조방법
EP1843194A1 (en) * 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
CN100517650C (zh) * 2006-07-10 2009-07-22 中芯国际集成电路制造(上海)有限公司 存储电容器的制造方法
KR20100064657A (ko) 2008-12-05 2010-06-15 엘지디스플레이 주식회사 박막트랜지스터 어레이기판과 그 제조방법
TWI386745B (zh) 2009-06-17 2013-02-21 Au Optronics Corp 薄膜電晶體陣列基板及其製造方法
CN104508548B (zh) * 2012-07-20 2017-11-07 株式会社半导体能源研究所 显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0239130A (ja) * 1988-07-29 1990-02-08 Sharp Corp 液晶表示装置
TW200620350A (en) * 2004-12-03 2006-06-16 Au Optronics Corp Stacked storage capacitor structure for a thin film transistor liquid crystal display
TW200949399A (en) * 2008-05-23 2009-12-01 Au Optronics Corp Pixel structure of display panel and method of making the same
TW201624088A (zh) * 2009-09-04 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法

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