CN101106104A - 存储电容器的制造方法 - Google Patents
存储电容器的制造方法 Download PDFInfo
- Publication number
- CN101106104A CN101106104A CNA200610028769XA CN200610028769A CN101106104A CN 101106104 A CN101106104 A CN 101106104A CN A200610028769X A CNA200610028769X A CN A200610028769XA CN 200610028769 A CN200610028769 A CN 200610028769A CN 101106104 A CN101106104 A CN 101106104A
- Authority
- CN
- China
- Prior art keywords
- layer
- manufacture method
- holding capacitor
- polysilicon layer
- thermal annealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
一种存储电容器的制造方法，包括：在具有器件层的半导体衬底上淀积绝缘层并刻蚀形成连接孔；在所述绝缘层上形成第一极板；对所述第一极板进行快速热退火氧化处理；在所述第一极板上形成介质层；在所述介质层上形成第二极板。该方法能够提高电容器两端依次施加不同极性电压时的一致性及防止制造过程中清洗对电容极板的损伤。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种存储电容器的制造方法。
背景技术
动态随机存储器是一种被广泛应用于电子、通讯等领域的存储器件。一个动态存储器存储单元一般包括一个存储电容及一个MOS晶体管。其存储密度的增加需要单位面积上集成更多的存储单元以及单位存储单元存储更多的信息。单位面积上集成更多的存储单元需器件尺寸不断的减小，这有赖于光刻工艺的发展与进步，现在193nm的曝光技术已经开始应用于生产，而157nm及浸润式曝光技术也已经被研发出来；单位存储单元存储信息的数量由存储电容的容量决定，增大电容极板的表面积以及介质的介电常数可增加其存储容量。专利申请号为98118488的中国专利提出了一种存储电容器的制造方法。图1为该制造方法形成的电容器的剖面图，该方法通过增加电容器极板的面积来增加存储容量。
如图1所示，在半导体衬底100上形成浅沟槽隔离(STI)110，通过热氧化形成氧化层125，该氧化层125用作栅氧。在所述氧化层125上形成多晶硅层130并对130层进行掺杂形成栅极。在栅极两侧定义出源极120a及漏极120b，在漏极120b上形成位线145并与所述漏极120b相连。沉积介质层140，在其中形成连接孔150并填充多晶硅，在介电层140上形成如图1所示的冠状多晶硅电极155，其中所述多晶硅电极155与连接孔150中的多晶硅相连。在多晶硅电极155外表面形成一层半球颗粒多晶硅层(Hemispherical grained polysilicon，HSG)156并对其掺杂。多晶硅电极155及半球颗粒多晶硅层156形成电容的下极板，半球颗粒可增大电容器存储容量。在所述半球颗粒多晶硅层156外形成高介电常数介质层160，并在所述介质层160外形成电容的另一极板170，其材料为多晶硅。现有技术中另一极板也有采用其它金属材料例如氮化钛(TiN)的。
对于金属-介质层-半导体的结构(MIS)的电容器，若加在两个极板的电压分别为正负、负正时，由于半导体中载流子的耗尽效应，电容器所呈现的存储容量会有所不同。指标耗尽率(Depletion Ratio)＝[(Chigh-Clow)/Chigh]×100％来表征该差异，其中Chigh为两次不同极性连接时的电容器呈现的高电容，Clow为两次不同极性连接时电容器呈现的低电容。以N型掺杂的半导体极板为例，对其加负偏压时得到高电容，加正偏压时则为低电容。指标耗尽率(Depletion Ratio)(以下简称D/R)越小，则说明电容器两端依次施加不同极性电压时的一致性越好。
图2a～2b为现有技术MIS电容器剖面示意图及其工作时产生耗尽层的剖面示意图。图2a为MIS结构的电容器件，其中，下极板200为半导体材料，为改善该半导体材料形成的下极板的电导率，对其进行磷掺杂，介质层210为高介电常数材料，上极板220为金属材料。当所述电容器工作时，如图2b所示，在下极板200加正偏压，上极板220施加负偏压，此时，下极板200半导体材料中的电子被施加在的正偏压吸引到下极板200的下表面，而在下极板200的上表面形成一耗尽层205，该耗尽层205中几乎没有电子，这相当于增加了中间介质层210的厚度，也即改变了电容器两极板的距离。而当在下极板200施加负偏压，上极板220施加正偏压时则没有这种现象发生，这使得先后分别在两极板施加正负、负正偏压时，电容器呈现的存储容量有很大的不同。
采用HSG来取代平板多晶硅(Flat poly)作为MIS中的半导体极板虽然提高了电容器的容量，但对D/R却是一个很大的挑战。通常，基于平板多晶(Flat Poly)的MIS电容，D/R仅为6～7％。而同样尺寸，同样掺杂条件下的基于HSG的MIS电容器的D/R却高达20％。
发明内容
本发明提供一种存储电容器的制造方法。该方法能够提高电容器两端依次施加不同极性电压时的一致性及防止制造过程中清洗过程对电容极板的损伤。
本发明提供的一种存储电容器的制造方法，包括：
在具有器件层的半导体衬底上淀积绝缘层并刻蚀形成连接孔；
在所述绝缘层上形成第一极板；
对所述第一极板进行快速热退火氧化处理；
在所述第一极板上形成介质层；
在所述介质层上形成第二极板。
所述器件层包括金属氧化物半导体晶体管。
所述第一极板为掺杂的多晶硅。
所述第一极板通过连接孔与所述器件层电连接。
所述第一极板形状为平板、沟槽或其组合。
所述快速热退火氧化的温度为700～1000℃。
所述快速热退火氧化的时间为5～60s。
所述形成介质层的步骤包括：
对所述第一极板进行表面预清洗；
对所述第一极板进行氮化或氮化硅沉积；
在所述第一极板上沉积介质层。
所述氮化硅沉积为化学气相沉积或原子层沉积。
所述氮化在含氮气氛中进行热退火。
所述介质层为氧化铝、氮化硅、氧化硅等高介电常数材料。
所述第二极板为金属或半导体材料。
相应的，本发明还提供一种存储电容器的制造方法，包括：
在具有器件层的半导体衬底上淀积绝缘层并刻蚀形成连接孔；
在所述绝缘层上形成多晶硅层；
对所述多晶硅层掺杂；
对所述多晶硅层进行快速热退火氧化处理；
在所述多晶硅层上形成介质层；
在所述介质层上形成导电层。
所述快速热退火氧化的温度为700～1000℃。
所述快速热退火氧化的时间为5～60s。
对所述多晶硅层掺杂的温度为600～800度。
对所述多晶硅层掺杂的时间为30分钟到3小时。
所述方法进一步包括：对所述多晶硅层掺杂前预清洗。
所述方法进一步包括：对所述快速热退火氧化处理后的多晶硅层进行表面清洗。
所述导电层的形成步骤包括：
在所述介质层上形成氮化钛(TiN)层；
在所述氮化钛层上形成多晶硅。
本发明还提供一种存储电容器的制造方法，包括：
在具有器件层的半导体衬底上淀积绝缘层并刻蚀形成连接孔；
在所述绝缘层上形成第一多晶硅层；
对所述第一多晶硅层掺杂；
对所述第一多晶硅层进行快速热退火氧化处理；
在所述第一晶硅层上形成介质层；
在所述介质层上形成第二多晶硅层；
对所述第二多晶硅层进行快速热退火处理。
所述快速热退火氧化的温度为700～1000℃。
所述快速热退火氧化的时间为5～60s。
与现有技术相比，本发明具有以下优点：本发明中在对作为电容极板的半球颗粒多晶硅层进行掺杂之后，引入快速热退火氧化(Rapid ThermalOxidation，RTO)步骤。由于半球颗粒多晶硅层经过掺杂后，掺杂离子多集中在所述半球颗粒多晶硅层的表面层中，所述快速热退火氧化(RTO)的高温可使掺杂离子在热作用下向半球颗粒多晶硅层内部扩散，使得掺杂离子形成均匀分布。快速热退火氧化(RTO)的热激活(Thermal Activation)作用也使处于游离态掺杂离子向硅晶体的晶格位置移动，从而提高所述半球颗粒多晶硅层的有效掺杂浓度和电导率。
另外，在快速热退火氧化(RTO)有氧气通入，在高温下氧气与所述半球颗粒多晶硅层表面层的多晶硅发生反应在半球颗粒多晶硅层表面形成一薄层氧化硅，所述氧化硅层能够保护下步的清洗不会损伤半球颗粒多晶硅层的上表面(即介质层沉积后的HSG-介质层的界面)，不会降低界面处的掺杂浓度。
引入快速热退火氧化(RTO)制程而形成的电容器件，其耗尽率可下降到5～7％。这是由于上述热激活(Thermal Activation)作用提高了HSG极板的有效掺杂浓度，此外氧化形成的表面氧化层使得HSG-介质界面在经历下步的清洗之后依然保持较高的掺杂浓度，所以对N型(磷)掺杂的HSG极板加正偏压时，所形成的耗尽层宽度与应用本发明之前相比大为减小，从而减小了D/R。
与此同时，由于RTO提高了HSG的电导率，在相同厚度条件下，引入RTO以后，HSG的方块电阻也减小了20％。
附图说明
图1为现有技术制造方法形成的存储单元剖面图；
图2a～图2b为现有技术电容器剖面示意图及其工作时产生耗尽层的剖面示意图；
图3为本发明制造方法第一实施例流程图；
图4～图11为本发明制造方法第一实施例剖面图；
图12为本发明方法第二实施例流程图；
图13为本发明方法第三实施例流程图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
图3为本发明制造方法第一实施例的流程图。
如图3所示，提供一半导体衬底，在所述半导体衬底上形成有器件层，例如金属氧化物晶体管(MOS)。所述金属氧化物晶体管包括源极、漏极及栅极，在源极和漏极之间形成导电沟道。在所述形成有金属氧化物晶体管的衬底上沉积绝缘层并在所述绝缘层上刻蚀形成连接孔(S400)。
在所述绝缘层上形成电容器第一极板，例如掺杂的多晶硅(S410)。所述第一极板通过绝缘层上的连接孔与衬底上MOS晶体管的源极电连接，第一极板的厚度及形状可以根据电容器件的存储容量及尺寸决定，例如其形状可以是平板，沟槽或其组合。多晶硅层还可以在其表面形成半球颗粒状以增大电容极板的表面积。
对所述多晶硅进行快速热退火氧化(RTO)处理(S420)。该热氧化能够使掺入多晶硅层的杂质离子向多晶硅层内部移动，形成均匀分布；而且在所述多晶硅层表面形成一薄氧化层，该氧化层起到保护多晶硅层的作用，有助于减小形成的电容器件的耗尽率(Depletion Ratio)。
在所述多晶硅层上形成一介质层(S430)。所述介质层可以是氧化铝、氮化硅、氧化硅等高介电常数材料。
在所述介质层上形成第二极板(S440)。该第二极板可以是金属如氮化钛(TiN)；也可以是半导体材料，例如多晶硅。
下面是本发明第一实施例的详细步骤。图4～图11为本发明第一实施例的剖面图，本实施例中电容为沟槽结构。
如图4所示，首先提供一半导体衬底300，在所述衬底300上形成有浅沟槽隔离(STI)305，在有源区上形成有MOS晶体管。其中，所述MOS晶体管包括源极310a和漏极310b，衬底上形成有氧化层320，在源极310a及漏极310b之间的氧化层320上形成有多晶硅层322，在所述多晶硅层322上形成有金属硅化物层324，多晶硅层322通过掺杂减小其电阻率。所述多晶硅层322及金属硅化物层324构成MOS晶体管的栅极，在栅极两侧形成有侧墙(Spacer)326用来保护栅极及其下面的沟道。有源区上的MOS晶体管可以分别有各自的源极和漏极，也可由两个MOS晶体管共用一个漏极。本实施例中采用共用漏极310b的方式。
如图5所示，在所述形成有MOS晶体管的半导体衬底300上形成一刻蚀停止层306，其材料为氮化硅。在所述刻蚀停止层306上形成第一介电层330，其可以是TEOS等绝缘材料。
如图6所示，在所述第一介电层330上旋涂光致抗蚀剂(Photoresist)曝光显影形成连接孔图案，通过刻蚀形成连接孔332，连接孔332位于所述源极310a上方；所述刻蚀停止层306作为刻蚀连接孔332的终点检测层，保护下面的源极310a上表面及侧墙326外表面在形成连接孔332过程中不受损伤。刻蚀连接孔332底部的刻蚀停止层306及氧化层320使衬底上的源极310a上表面露出。
如图7所示，在所述连接孔332中填充导电物质334，例如多晶硅。
如图8所示，在所述第一介电层330上形成第二介电层340，并通过光刻刻蚀形成沟槽342，沟槽342位于所述导电物质334上部，并使所述导电物质334露出。
如图9所示，在所述沟槽342底部及侧壁通过化学气相沉积方式形成半球颗粒多晶硅层(Hemispherical grained polysilicon，HSG)344，沉积的温度为530℃，厚度为300埃，通过化学机械研磨(CMP)除掉沉积过程中在第二介电层340上表面形成的多晶硅物质。对形成的半球颗粒多晶硅层344进行表面清洗，清洗时间约为10秒，以除去形成在半球颗粒多晶硅层344外表面的氧化层。然后在600～800℃的温度下，对半球颗粒多晶硅层344进行掺杂，掺入的物质为磷，持续时间约为30分钟～3小时。掺杂可以改变半球颗粒多晶硅层344的电导率，从而使其有更好的导电性。所述经过掺杂的半球颗粒多晶硅层344作为存储电容的第一极板。本实施例中，形成半球颗粒状的多晶硅层344，增大其表面积，有助于增加电容器的存储容量。而对半球颗粒多晶硅层344掺杂，可以提高其电导率，使电容极板有更好的导电性能，增加存取速度。本发明与现有技术不同的是，形成掺杂半球颗粒多晶硅层344后，要对其进行快速热退火氧化(Rapid Thermal Oxidation，RTO)处理，退火的过程中通入氧气，退火的温度为700～1000℃，时间为5～60秒。退火过程会使积聚在半球颗粒多晶硅层344表面层中掺杂离子向所述半球颗粒多晶硅层344内部渗透，同时也会在多晶硅层表面形成一薄氧化硅层。接着，再次对所述半球颗粒多晶硅层进行表面清洗，然后在含氮气氛中进行2小时的退火处理或氮化硅沉积，退火温度为650℃。沉积的方式为化学气相沉积或原子层沉积。该步骤会在上述氧化硅膜层外形成由氮化硅(Si3N4)、氮氧硅化合物(SiOxNy)等物质组成的膜层，由于在后述步骤形成电容器介质层时会有氧等离子体存在，所述膜层能够保护形成的半球颗粒多晶硅层344不受Al2O3原子层沉积过程中产生的臭氧的损伤，并且能够阻止介质层中的铝向半球颗粒多晶硅层344中扩散。
如图10所示，在所述半球颗粒多晶硅层344外形成介质层345，介质层材料为氧化铝，厚度约为45埃。
如图11所示，在所述介质层345外形成一厚度为300埃的氮化钛(TiN)层346，所述氮化钛层346即为电容器的第二极板。在所述氮化硅层346外形成厚度为1000埃的多晶硅层348。
本发明中在对半球颗粒多晶硅层344进行掺杂之后，引入快速热退火氧化(RTO)步骤。由于半球颗粒多晶硅层344经过掺杂后，掺杂离子多集中在所述半球颗粒多晶硅层344的表面层中，所述快速热退火氧化(RTO)的高温可使掺杂离子在热作用下向半球颗粒多晶硅层344的中间及下表面移动，使得掺杂离子形成均匀分布。快速热退火氧化(RTO)的高温也使得处于游离态掺杂离子向晶格位置移动，从而有助于提高所述半球颗粒多晶硅层的的有效掺杂浓度和电导率。另外，在快速热退火氧化(RTO)有氧气通入，在高温下氧气与所述半球颗粒多晶硅层344表面层的多晶硅发生反应在半球颗粒多晶硅层344表面形成一薄层氧化硅，所述氧化硅层能够保护下步的清洗不会损伤半球颗粒多晶硅层344的上表面的多晶硅层。若没有该快速热退火氧化(RTO)步骤，掺杂离子由于大多集中在所述半球颗粒多晶硅层344的上表面，在后面步骤中的表面清洗过程很容易损伤该表面而使带有大量掺杂离子的表面层被清洗反应掉，降低了表面掺杂浓度。
引入快速热退火氧化(RTO)制程而形成的电容器件，其耗尽率(depletionratio)可下降到5～7％。这是由于快速热退火氧化(RTO)过程提高了HSG极板的有效掺杂浓度，此外氧化形成的表面氧化层使得HSG-介质界面在经历下步的清洗之后依然保持较高的掺杂浓度，所以对N型(磷)掺杂的HSG极板加正偏压时，所形成的耗尽层宽度与应用本发明之前相比大为减小，从而减小了D/R。与此同时，由于RTO提高了HSG的电导率，在相同厚度条件下，引入RTO以后，HSG的方块电阻也减小了20％。
图12为本发明方法第二实施例的流程图。
如图12所述，提供一半导体衬底，在所述半导体衬底上形成有器件层，例如金属氧化物晶体管(MOS)。所述金属氧化物晶体管包括源极、漏极及栅极，在源极和漏极之间形成导电沟道。在所述形成有金属氧化物晶体管的衬底上沉积绝缘层并在所述绝缘层上刻蚀形成连接孔(S500)。
在所述绝缘层上形成多晶硅层(S510)。所述多晶硅层通过绝缘层上的连接孔与衬底上MOS晶体管的源极电连接，多晶硅层作为电容的下极板其形状可以根据电容器件的存储容量及尺寸决定，例如其形状可以是平板，沟槽或其组合。多晶硅层还可以在其表面形成半球颗粒状以增大电容极板的表面积。
清洗所述多晶硅层表面并对所述多晶硅层进行掺杂(S520)，掺杂的温度为600～800℃，时间为30分钟～3小时。掺入的杂质离子刻蚀可以是磷或硼，以在多晶硅层中形成多余的电子或空穴，而增加其电导率。
对所述多晶硅进行快速热退火氧化(RTO)处理(S530)。快速热退火的温度为700～1000℃，时间为5～60秒。该热氧化能够使掺入多晶硅层的杂质离子向多晶硅层内部移动，形成均匀分布；而且在所述多晶硅层表面形成一薄氧化层，该氧化层起到保护多晶硅层的作用，避免随后的清洗过程导致多晶硅表面掺杂浓度的降低，有助于减小形成的电容器件的耗尽率。快速热退火氧化处理后对所述多晶硅表面进行清洗。
在所述多晶硅层上形成一介质层并在所述介质层上形成一导电层(S500)。所述介质层可以是氧化铝、氮化硅、氧化硅等高介电常数材料；所述导电层的形成步骤包括：在所述介质层上形成厚度为300埃的氮化钛(TiN)层；在所述氮化钛层上形成厚度为1000埃的多晶硅。
图13为本发明第三实施例的流程图。
如图13所示，提供一半导体衬底，在所述半导体衬底上形成有器件层，例如金属氧化物晶体管(MOS)。所述金属氧化物晶体管包括源极、漏极及栅极，在源极和漏极之间形成导电沟道。在所述形成有金属氧化物晶体管的衬底上沉积绝缘层并在所述绝缘层上刻蚀形成连接孔(S600)。
在所述绝缘层上形成第一多晶硅层(S610)。所述第一多晶硅层通过绝缘层上的连接孔与衬底上MOS晶体管的源极电连接，第一多晶硅层作为电容的下极板其形状可以根据电容器件的存储容量及尺寸决定，例如其形状可以是平板，沟槽或其组合。第一多晶硅层还可以在其表面形成半球颗粒状以增大电容极板的表面积。
对所述第一多晶硅层进行掺杂(S620)，掺杂的温度为600～800℃，时间为30分钟～3小时。掺入的杂质离子刻蚀可以是磷或硼，以在多晶硅层中形成多余的电子或空穴，而增加其电导率。
对所述第一多晶硅进行快速热退火氧化(RTO)处理(S630)。快速热退火的温度为700～1000℃，时间为5～60秒。该热氧化能够使掺入第一多晶硅层的杂质离子向第一多晶硅层内部移动，形成均匀分布；而且在所述第一多晶硅层表面形成一薄氧化层，该氧化层起到保护第一多晶硅层的作用，避免随后的清洗过程导致多晶硅表面掺杂浓度的降低，有助于减小形成的电容器件的耗尽率。
在所述第一多晶硅层上形成一介质层(S640)。所述介质层可以是氧化铝、氮化硅、氧化硅等高介电常数材料；
在所述介质层上形成第二多晶硅层(S650)。
对所述第二多晶硅层进行快速热处理(S660)。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (23)
1.一种存储电容器的制造方法，其特征在于包括：
在具有器件层的半导体衬底上淀积绝缘层并刻蚀形成连接孔；
在所述绝缘层上形成第一极板；
对所述第一极板进行快速热退火氧化处理；
在所述第一极板上形成介质层；
在所述介质层上形成第二极板。
2.如权利要求1所述的存储电容器的制造方法，其特征在于：所述器件层包括金属氧化物半导体晶体管。
3.如权利要求1所述的存储电容器的制造方法，其特征在于：所述第一极板为掺杂的多晶硅。
4.如权利要求1所述的存储电容器的制造方法，其特征在于：所述第一极板通过连接孔与所述器件层电连接。
5.如权利要求1所述的存储电容器的制造方法，其特征在于：所述第一极板形状为平板、沟槽或其组合。
6.如权利要求1所述的存储电容器的制造方法，其特征在于：所述快速热退火氧化的温度为700～1000℃。
7.如权利要求1所述的存储电容器的制造方法，其特征在于：所述快速热退火氧化的时间为5～60s。
8.如权利要求1所述的存储电容器的制造方法，其特征在于：形成介质层的步骤包括：
对所述第一极板进行表面预清洗；
对所述第一极板进行氮化或氮化硅沉积；
在所述第一极板上沉积介质层。
9.如权利要求8所述的存储电容器的制造方法，其特征在于：所述氮化硅沉积为化学气相沉积或原子层沉积。
10.如权利要求8所述的存储电容器的制造方法，其特征在于：所述氮化在含氮气氛中进行热退火。
11.如权利要求8所述的存储电容器的制造方法，其特征在于：所述介质层为氧化铝、氮化硅、氧化硅等高介电常数材料。
12.如权利要求1所述的存储电容器的制造方法，其特征在于：所述第二极板为金属或半导体材料。
13.一种存储电容器的制造方法，其特征在于包括：
在具有器件层的半导体衬底上淀积绝缘层并刻蚀形成连接孔；
在所述绝缘层上形成多晶硅层；
对所述多晶硅层掺杂；
对所述多晶硅层进行快速热退火氧化处理；
在所述多晶硅层上形成介质层；
在所述介质层上形成导电层。
14.如权利要求13所述的存储电容器的制造方法，其特征在于：所述快速热退火氧化的温度为700～1000℃。
15.如权利要求13所述的存储电容器的制造方法，其特征在于：所述快速热退火氧化的时间为5～60s。
16.如权利要求13所述的存储电容器的制造方法，其特征在于：对所述多晶硅层掺杂的温度为600～800度。
17.如权利要求13所述的存储电容器的制造方法，其特征在于：对所述多晶硅层掺杂的时间为30分钟到3小时。
18.如权利要求13所述的存储电容器的制造方法，其特征在于，该方法进一步包括：对所述多晶硅层掺杂前预清洗。
19.如权利要求13所述的存储电容器的制造方法，其特征在于，该方法进一步包括：对所述快速热退火氧化处理后的多晶硅层进行表面清洗。
20.如权利要求13所述的存储电容器的制造方法，其特征在于，所述导电层的形成步骤包括：
在所述介质层上形成氮化钛(TiN)层；
在所述氮化钛层上形成多晶硅。
21.一种存储电容器的制造方法，其特征在于包括：
在具有器件层的半导体衬底上淀积绝缘层并刻蚀形成连接孔；
在所述绝缘层上形成第一多晶硅层；
对所述第一多晶硅层掺杂；
对所述第一多晶硅层进行快速热退火氧化处理；
在所述第一晶硅层上形成介质层；
在所述介质层上形成第二多晶硅层；
对所述第二多晶硅层进行快速热退火处理。
22.如权利要求21所述的存储电容器的制造方法，其特征在于：所述快速热退火氧化的温度为700～1000℃。
23.如权利要求21所述的存储电容器的制造方法，其特征在于：所述快速热退火氧化的时间为5～60s。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB200610028769XA CN100517650C (zh) | 2006-07-10 | 2006-07-10 | 存储电容器的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB200610028769XA CN100517650C (zh) | 2006-07-10 | 2006-07-10 | 存储电容器的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101106104A true CN101106104A (zh) | 2008-01-16 |
| CN100517650C CN100517650C (zh) | 2009-07-22 |
Family
ID=38999921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200610028769XA Active CN100517650C (zh) | 2006-07-10 | 2006-07-10 | 存储电容器的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100517650C (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107893203A (zh) * | 2017-11-30 | 2018-04-10 | 宁波博恩电气有限公司 | 电容器用铝板均匀化退火方法 |
| CN107916381A (zh) * | 2017-11-30 | 2018-04-17 | 宁波博恩电气有限公司 | 电容器用铝箔热处理装置 |
| CN108122931A (zh) * | 2017-01-10 | 2018-06-05 | 友达光电股份有限公司 | 像素结构及像素结构制造方法 |
-
2006
- 2006-07-10 CN CNB200610028769XA patent/CN100517650C/zh active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108122931A (zh) * | 2017-01-10 | 2018-06-05 | 友达光电股份有限公司 | 像素结构及像素结构制造方法 |
| CN108122931B (zh) * | 2017-01-10 | 2020-08-25 | 友达光电股份有限公司 | 像素结构及像素结构制造方法 |
| CN107893203A (zh) * | 2017-11-30 | 2018-04-10 | 宁波博恩电气有限公司 | 电容器用铝板均匀化退火方法 |
| CN107916381A (zh) * | 2017-11-30 | 2018-04-17 | 宁波博恩电气有限公司 | 电容器用铝箔热处理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100517650C (zh) | 2009-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100633191B1 (ko) | 표면 상태 불활성화를 촉진하는 층을 갖는 소자 구조물 | |
| US7709320B2 (en) | Method of fabricating trench capacitors and memory cells using trench capacitors | |
| KR100621888B1 (ko) | 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법 | |
| US7482242B2 (en) | Capacitor, method of forming the same, semiconductor device having the capacitor and method of manufacturing the same | |
| US9548356B2 (en) | Shallow trench isolation structures | |
| KR100282413B1 (ko) | 아산화질소 가스를 이용한 박막 형성 방법 | |
| US5460999A (en) | Method for making fin-shaped stack capacitors on DRAM chips | |
| CN100570892C (zh) | 半导体器件及其制造方法 | |
| US6372574B1 (en) | Method of forming a capacitor container electrode and method of patterning a metal layer by selectively silicizing the electrode or metal layer and removing the silicized portion | |
| KR20000006446A (ko) | 저누설및저캐패시턴스절연물질 | |
| KR20170075975A (ko) | 커패시터를 포함하는 반도체 장치 및 이의 제조 방법 | |
| US6417052B1 (en) | Fabrication process for semiconductor device | |
| CN100517650C (zh) | 存储电容器的制造方法 | |
| KR20020031283A (ko) | 반도체집적회로장치 및 그 제조방법 | |
| KR100796724B1 (ko) | 커패시터 및 이의 제조 방법 | |
| TW200403763A (en) | Manufacturing method of semiconductor integrated circuit device | |
| US6362041B1 (en) | Method and structure for stacked DRAM capacitors and FETs for embedded DRAM circuits | |
| JP2002124649A (ja) | 半導体集積回路装置およびその製造方法 | |
| US20110081755A1 (en) | Methods Of Fabricating An Access Transistor Having A Polysilicon-Comprising Plug On Individual Of Opposing Sides Of Gate Material | |
| CN103839806A (zh) | 半导体器件及其制造方法 | |
| US20050110114A1 (en) | Capacitor formed on a recrystallized polysilicon layer and a method of manufacture therefor | |
| US6746913B2 (en) | Method of manufacturing semiconductor integrated circuit device comprising a memory cell and a capacitor | |
| JP2003257968A (ja) | 半導体装置およびその製造方法 | |
| JP3779556B2 (ja) | 電界効果トランジスタ | |
| JP2003078029A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20111116 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |