CN108010903A - 减少电容变化的mos电容结构 - Google Patents

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Abstract

本申请涉及减少电容变化的MOS电容结构。一种电容结构，可以形成在先进MOS器件的器件层中，以显着降低电容/电压的可变性。为此，可以在该电容结构的“沟道”中形成一高掺杂半导体区域。例如，对于该高掺杂半导体区域中掺杂剂的指定浓度以及垂直尺寸的指定范围，可以获得电压范围在例如±5V内的大约3％或更小的一减小的可变性。

Description

减少电容变化的MOS电容结构
技术领域
一般而言，本发明涉及半导体器件，如集成电路产品，其中，除了有源电路元件之外，例如晶体管等，该产品上还形成有无源电路元件，特别是电容器。
背景技术
半导体工业的持续发展，提供了集成有大量的电路元件的集成电路，例如晶体管等。除了晶体管元件，其通常以用于控制半导体器件中的电压及/或电流的数字转换器和/或模拟组件的形式予以提供，还持续研发将更多的功能集成到一个单一的半导体器件中，以形成更为完整的一单芯片系统(SoC)。因此，除了通常用于解耦和信息储存的电阻器和电容器之外，还需要在越来越多的集成电路中形成无源电路元件，如电感器、电容器等。
例如，已发展出许多制造策略用于将电容结构整合至复杂的集成电路设计中，例如作为解耦电容器，以稳定例如工作电压，特别是在关键的器件区域中，其中，快速切换的晶体管元件可能导致适度的高瞬态电流。为此，基于半导体的电容器结构，例如在有源半导体材料中具有一电极，可提供在半导体器件中的战略性的适当位置，以减少供应电压波动。在其他情况下，为了实现存储区域(例如动态RAM区域)，必须合并多个电容器。在这些存储区域中，通常是通过使用一个电容器以及一相关的晶体管来存储一个位的信息，其中，为了实现高位密度，电容器通常被提供作为深沟槽电容器，然而其中，可能需要额外的复杂工艺步骤以形成一深沟槽，并于该沟槽中填充导电和介电材料。
当在一半导体器件的该“器件”层中(即半导体材料中或半导体材料上)形成电容结构时，其也用于形成该有源电路元件，例如基于现有CMOS技术的硅基集成电路中的逻辑区域的先进的晶体管，这些结构的优选实施例为NMOS电容器，这是由于他们的优越性能，例如电容/面积比、适度高频的频率响应等方面。因此，CMOS集成电路中的NMOS电容器已变为广泛采用的器件结构，因此，这些NMOS电容器在器件层中代表一所谓“标准”的电容器类型。出于这个原因，已开发出许多适当的工艺策略，并可用于在器件层中与这些晶体管一起形成此类NMOS电容器。
在半导体制造的最新发展中，不仅电路元件的关键尺寸(例如，晶体管的栅极长度等)不断缩小，目前达到了30纳米(nm)的一栅极长度，明显小于平面晶体管的配置，同时在降低功耗以及增加功能方面也已得到解决。例如，对于一集成电路中的时间-临界(time-critical)信号路径的形成，基于高K介电材料的复杂栅极电极结构与含金属电极材料的组合可能经常被使用，从而可减少静态栅极漏电流，同时还提供了一个非常低的栅极介电的氧化物等效厚度，其对于适当的静态栅极控制而言是必须的。在更少的时间-临界电路区域中，通常使用具有增加栅极电介质材料厚度的晶体管元件结合中等高电源电压的方式于器件设计中。
除了仍然保持集成电路的高性能的同时降低整体功耗的一般追求，增加功能的无源电路区域的需求也不断增加，例如，通过结合RF元件，其还可以赋予集成电路优越的连接性能。因此，电感和电容结构越来越多地被纳入集成电路的设计中，其中某些要求，尤其是电容器，在功能性、稳定性等方面必须满足。例如，在许多应用中，需要一电容器以允许在具有交替极性的电压的基础上进行操作，从而对于电容结构的整体设计施加一定的限制。例如，众所周知，对于形成于有源半导体材料中的电容器，例如一NMOS电容器，例如通过使用适当的尺寸和组成的具有栅极介电材料的“栅极电极结构”作为一电容器的介电质，所产生的电容一方面取决于电容器“板”之间的距离所确定的电容。在此，栅极电极材料是电容器的一个电极，且半导体材料作为第二电容器电极，其中，这些电极由栅极介电材料隔开，定义了电极的距离。此外，介电材料的介电特性是决定电容的另一个因素。除去这些结构性影响，在另一方面，电容器将随着施加于“栅极”电极结构的电压而发生显着变化。也就是，类似于典型的晶体管的功能，栅极电压控制电容器本体中的电荷载体分布，其基本上是具有适当选择的横向尺寸的一晶体管本体，因此，栅极电压显着地影响着电容器的有效电容。
如前所述，对半导体器件中的电容器的需求越来越大，其必须在施加于该电容器的电压的一定范围内提供实质恒定的电容。例如，在具有RF功能的一单芯片上执行一较多或较少的完整系统可能需要能必须在不同电压下工作、甚至在交替极性电压下工作的电容器，这使得基于传统MOS晶体管结构的电容结构不那么理想，原因如下。
图1A显示的一图表100描绘了用于一变化“栅极”电压的基于传统MOS技术的传统电容结构的电容的进展，即，施加于以“栅极”电极结构的形式提供的电容电极以及施加于连接到具有相对于垂直掺杂剖面的晶体管状配置的“沟道区域”的电容本体的电极的电压。在图1a中示出了电压的一个范围101，其期望具有一实质恒定的电容。另一方面，曲线102以定性的方式说明电容在范围101内的变化。在本实施例中，范围101的所需宽度对应于-3.3–3.3V。由图1a可明显看出，电容在3.3V及更高处具有适度高的值，这是由于电荷载体堆积在相应电极结构的该介电层附近的“沟道区域”中。然而，对于零电压，可以观察到电容的显着下降，这可能导致电压在-3.3V或以下的一最小电容，总的来说，在所期望的电压范围101内可能下降50％以上。由于电容的这种显着变化对于需要一实质恒定电容的应用并不合适，所以已经采用其他的方法。
为此，电容结构可以在半导体器件的金属化系统内予以实施，其通常包括具有导线的多个金属化层，如铝线、铜线等，其是由各层适当的介电材料予以隔开。此外，多个堆叠的金属化层的各独立层通常是由所谓的通孔连接的，且被嵌入一适当的介电材料中，从而致能一高度复杂的布线系统以将器件层中的电路元件与接触垫连接起来，其可能最终被用于提供半导体器件与周边连接。通常情况下，金属化系统中所提供的电容结构必须通过用于两个电容电极的跨数字化(inter-digitized)金属线而形成，因此需要在独立指状电极与其中分布有各自的电容结构的多个金属化层之间的特定的连接机制。由此，可能需要复杂的工艺，特别是必须提供一实现允许电容器的电压独立操作的复杂金属化系统，特别是提供使用交替极性电压的潜力的电容结构。此外，形成于该金属化系统中的各电容结构的定位限于该金属化系统内的特定区域，此会降低设计的灵活性。也就是，通常，电容器的位置的垂直偏移和水平偏移对于器件层中一理想的设计位置是必需的，这可能会影响电容器的整体效率。此外，电容器所得到的密度小于通过在该半导体器件的器件层中形成晶体管状元件的电容器而实现的电容器密度。
在其他方法中，即使在一垂直配置上，金属基电容器已通过使用金属板和高K介电材料而实现，这会导致非常昂贵且复杂的工艺。
另一方面，切换基于MOS的电容结构的工作点，以便在期望的电压范围内获得实质平坦的特性的电容是不可取的，其将于图1b中予以讨论。
图1b显示图表100B，其中，曲线102B实质对应于图1a的曲线102，而曲线102A代表该结构在偏置后电容对于电压的依赖。结果将获得理想的实质平坦的电容/电压特性。然而，将这种方法应用于一基于MOS的电容结构，将导致根据垂直晶体管状掺杂剖面而形成的半导体区域和通常处于接地电位的衬底之间的各PN结的偏置。因此，由于将各PN结驱动到导电状态或接近导电状态，使得此选项由于明显的漏电而不理想。此外，对于半导体器件而言，其需要增加各栅极介电层以及电容器介电材料的厚度，所以在设计半导体器件时，可能需要考虑高于等于±5V的一适度高的偏置电压。因此，整个制造工艺中所增加的工艺复杂性可能会导致更高的生产成本。
鉴于上述情况，本发明涉及一种技术，在此技术中，电容结构可展示出变化显着减少的所需电容/电压特性，从而避免或至少减少上述的一个或多个问题的影响。
发明内容
以下提供本发明的一简化摘要，以便对本发明的某些方面提供一基本的理解。此摘要并非本发明的一详尽的概述。其不是为了识别本发明的关键要素或限定本发明的范围。它的唯一目的是以简化的形式呈现一些概念，以作为后面更详细描述的一序言。
一般而言，本发明提供一种电容结构及其制造方法，其中，该电容结构基于用于形成其他半导体基电路元件(例如晶体管等)的工艺技术而可在该器件层中予以实现。在说明性实施例中，晶体管可基于CMOS技术而形成，从而获得不同导电类型的晶体管，同时可以提供具有所需的导电类型的电容结构。以这种方式，可以增加整体设计的灵活性，也可以在一半导体器件中实现整体电容器密度的显着增加。此外，电容结构可在一适度宽的操作电压范围内，显着降低电容与施加电压的变化程度。为此，发明人可以认识到，位于相应的电容器介电材料下方的半导体区域中的掺杂分布的修改可以导致电容器特性的显着改善。也就是说，位于电容器介电材料处以及位于电容器介电材料附近的一高掺杂半导体材料可导致平坦的电容/电压特性。对应的高掺杂半导体区域的所需的掺杂浓度以及横向及纵向尺寸可基于已知的工艺技术进行调整，从而降低了整体工艺的复杂性，同时形成性能优良的电容器。
于本文的一实施例中，一半导体器件中的电容结构包括第一掺杂半导体区域，其包括具有第一浓度的第一掺杂剂，其中，该第一掺杂剂向该第一掺杂半导体区域引入第一导电类型。该电容结构还包括形成于该第一掺杂半导体区域的下方并与之相接触的第二掺杂半导体区域，其中，该第二掺杂半导体区域包括具有小于该第一浓度的第二浓度的第二掺杂剂。此外，该第二掺杂剂向该第二掺杂半导体区域引入第一导电类型。此外，该电容结构包括具有形成于该第一掺杂半导体区域上的介电层的一电极结构。另外，该电容结构包括形成以连接到该第一掺杂半导体区域的接触结构。
根据本发明的另一说明性实施例，一半导体器件中的电容结构包括具有指定导电类型的第一掺杂半导体区域，该指定导电类型通过具有约5×1019至5×1021cm-3的范围内的第一浓度的掺杂剂予以引入。该电容结构还包括形成于该第一掺杂半导体区域的下方并与之接触的第二掺杂半导体区域，其中该第二掺杂半导体区域具有该指定导电类型，该指定导电类型由具有小于该第一浓度的第二浓度的第二掺杂剂予以引入。另外，该电容结构包括形成于该第一掺杂半导体区域上的介电层以及形成于该介电层上的电极结构。此外，该电容结构包括形成以连接至该第一掺杂半导体区域的接触结构。
根据本发明的另一说明性实施例，提供一种形成电容结构于半导体器件中的方法。该方法包括执行植入工艺以及原位掺杂外延生长工艺中的至少一者以形成一指定导电类型的第一掺杂半导体区域于相同导电类型的一阱区中，以使该第一掺杂半导体区域具有相较于该阱区更高的掺杂浓度。该方法还包括形成一电极结构于该第一掺杂半导体区域上。
附图说明
本发明可参考附图所描述的下述说明来进行理解，其中相似的参考数字代表相似的元件，其中：
图1a示意性地示出了一图表，其显示了形成于一半导体器件的该器件层中的一典型传统的电压器中的一电容电压的电容变化；
图1b描述了一图表，其绘示了当对传统电容器施加一适当偏置电压时，电容/电压相依性的变化；
图2a以及图2b为根据本发明的示意性实施例所示的在形成一电容结构的一高掺杂半导体区域期间的一早期制造阶段中的一半导体器件的横截面视图；
图2c为根据示意性实施例所示的在一非常先进的制造阶段中的该半导体器件的一横截面图，其中，一电容结构可基于一高掺杂“沟道区域”而形成，该“沟道区域”与一凸起的电极区域相接触。
图3为根据示意性实施例所示的一种电容结构的横截面图，该电容结构具有与图2c所示的电容结构一相似的配置，除了一反向的导电类型。
图4为根据示意性实施例所示的一电容结构的一横截面图，该电容结构具有与图2c以及图3所示的电容结构一相似的配置，除了一电极区域，其可在一实质平面电极配置的基础上形成；
图5为根据另一示例性实施例所示的具有一高掺杂半导体区域的一电容结构的一横截面图，其中，该高掺杂半导体区域可通过于该高掺杂半导体区域的一部分之中或之上直接提供一含金属区域而直接连接至该半导体器件的一接触层。
图6示意性显示了一图表，其显示了相较于一传统电容器的一电容结构的测量结果。
虽然本文揭露的主题容易受到各种修改和替代形式的影响，但是通过附图中的示例示出了具体实施例，本文对此进行了详细描述。应当理解，附图及其详细描述并不旨在将本发明限制于所公开的特定形式，相反的，所有修改、等价物、以及替代物均落入本发明所附权利要求书所界定的精神和范围内。
具体实施方式
出于解释的目的，在下面的描述中提出了许多详细的细节，以便对示例性实施例提供透彻的理解。然而，显而易见的是，示例性实施例可以在没有这些具体细节或具有等效安排的情况下予以实施。在其他情况下，已知的结构与器件以方块图的形式予以示出，以避免不必要地干扰示例性实施例。此外，除非另有其他说明，在说明书以及权利要求中使用的所有表示配料的数量、比例和数值性质、反应条件等的数值都应被理解为在所有实施例中修改为“约”。
现在将参照附图描述本发明。示意性地在图示中所描绘的各种结构、系统以及器件仅作为解释的目的，以避免本发明的细节与本领域技术人员熟知的细节混淆。然而，本发明仍包括这些附图用于描述及解释本发明的示例性实施例。对于本文所使用的单词和短语的理解以及解释，应与本领域技术人员对这些单词和短语的理解相一致。这里的术语或短语的连贯使用并不意图暗含特别的定义，也就是与本领域技术人员所理解的通常惯用意思不同的定义。若术语或短语意图具有特定意思，也就是不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或短语的特定定义的定义方式明确表示于说明书中。
根据本发明，已经认识到形成于该电容介电材料下方的一高导电性的半导体区域可导致优越的电容性能，因为，在这种情况下，该电容电压对底层半导体材料的影响明显比在例如复杂CMOS器件的器件层上形成的传统电容器要小得多。因此，在本发明的实施例中，可应用合适的工艺技术以便将适当的掺杂半导体区域设置于专门的器件区域中，其中，必须形成基于半导体的电容结构，例如P型电容器和N型电容器。在说明性实施例中，各半导体区域的特征(例如掺杂浓度和导电类型、横向尺寸、特别是垂直尺寸等)可依据外延生长技术进行调整，其中，例如，所需的掺杂剂的类型可用高可控浓度并入半导体材料的晶格中，同时，纵向尺寸可以在沉积工艺中予以精确控制。为此，可以在任何适当的制造阶段应用适当的掩膜机制，以便在所需的器件区域中执行电容结构的半导体区域。
在其他情况下，电容结构的高掺杂半导体区域可基于植入技术而形成，并与适当的掩膜策略相结合，从而形成具有理想的掺杂浓度、导电类型以及足够明确的纵向延伸的半导体区域。
基于形成于一相应的电容介电材料的正下方并与之相接触的一相应的高掺杂半导体区域，而不影响其他电路元件(如MOS晶体管等)的进一步处理，具有理想的导电类型的电容器可以有效地集成到该工艺流程中。特别是，根据在其他器件区域中设置晶体管等可能需要的任何适当器件配置，通过使用接触结构或电极结构，可以实现连接该高掺杂半导体区域的高度灵活性工艺。
下面请参考附图，其中应理解，任何位置信息或语句应被理解为参考一半导体器件的衬底材料所指示的一区域或元件的位置或方向。在这个意义上，“垂直”方向或“深度”方向应被理解为实质上与一表面区域正交的一方向，在该表面区域中或其上形成有例如晶体管等电路元件。更确切地说，该深度方向是指向该衬底的一垂直方向，从而指向相对于该表面区域的一衬底表面，其中或其上形成有基于半导体的电路元件。因此，一第一层或区域位于一第二区域或层的“下方”或”之下“可以被理解为一区域或层位于靠近该第二衬底表面，即与代表其中及其上形成有电路元件的表面区域的该有源半导体材料相对的表面。类似的，具有“上方”、“之上”、“上”之类的含义的任何术语都应被理解为表示在深度方向或垂直方向上的一位置关系，其中，相对于该第二衬底表面的距离增大。以类似的方式，诸如“水平”、”横向“等术语被理解为表示实质上平行于其中一个衬底表面的方向或位置。
参考图2a至图6，将更具体的描述进一步的实施例。
图2a示意性地示出一半导体器件270的横截面图，其可能是一半导体器件，其中，基于半导体的电路元件，例如晶体管等可能必须设置于某些器件区域270T中，同时，在至少一些其他器件区域270C中，电容结构可能必须符合半导体器件270的整体设计规则。半导体器件270可包括一衬底层201，其可为任何适当的半导体材料，例如硅、硅/锗、硅/碳等，以便为在其中或其上形成相应的电路元件而提供一适当的基材。在一些说明性实施例中，衬底层201可以代表形成在一掩埋绝缘层(未予显示)上的一半导体材料，由此，在半导体器件270的至少一些区域中，形成一SOI(绝缘体上半导体或绝缘体上硅)架构。在其他情况下，衬底层201可以代表一相应的半导体衬底的块体材料，从而提供一块体配置。例如，P掺杂半导体衬底，即含有一适当掺杂剂以便向半导体材料引入P型导电性的半导体衬底，可经常被用于量产先进的半导体器件。
在一些说明性实施例中，隔离结构202T，202A可分别形成在器件区域270T以及270C中，其中，隔离结构可以浅沟槽隔离等形式予以提供。在其他说明性实施例中，隔离结构也可不在此制造阶段予以提供。
此外，可以提供一生长掩膜209，例如二氧化硅、氮化硅或其组合的形式的一介电材料，以覆盖器件区域270T中的该半导体材料，同时暴露器件区域270C中的该半导体材料。此外，一外延生长高度掺杂的半导体区域204可形成在层201的该基础半导体材料上以将理想类型的掺杂剂纳入其中，从而向半导体区域204引入用于形成一相应的P型电容结构或N型电容结构(根据整体器件的需求)所需的一理想的导电类型。
图2a所示的半导体器件270可根据下述工艺而形成。衬底层201可根据工艺策略进行处理，例如根据实施例形成隔离结构202T，202A，其中，半导体区域204是基于具有隔离结构202T，202A的一配置而形成。为此，可以使用任何已知策略以形成沟槽，使用一适当介电材料填充该沟槽，以及随后对所得的表面构形进行平坦化。随后，生长掩膜209可通过沉积及/或氧化而形成，并可从器件区域270C的上方选择性移除一个或多个生长掩膜209的材料。为此，可以应用已知的光刻技术以及蚀刻配方。随后，可为一后续外延生长工艺280于器件区域270C中适当制备暴露表面，在此期间，可形成原位掺杂半导体区域204。应理解的是，在一些实施例中，隔离结构202A，202T可能已在一早期阶段予以形成，一个相应的凹槽204R可基于适当的蚀刻技术而形成，以便选择性生长半导体区域204在先前形成的凹槽204R中。
不考虑整个工艺策略，即在制造隔离结构202T，202A之前或之后形成半导体区域204，在生长工艺280期间，可将理想的掺杂剂纳入沉积环境中，以使掺杂剂具有一理想浓度，同时，根据沉积时间，可以控制半导体区域204的一厚度204D。在说明性实施例中，半导体区域204可为具有N型导电性的半导体区域，例如，在生长工艺280期间通过加入磷以作为掺杂剂而获得，以在半导体区域204中获得范围在5×1019–5×1021原子每立方厘米(cm-3)的一浓度的掺杂剂。在其他情况下，可以将硼或含硼前体材料添加到工艺280的沉积环境中以便向半导体区域204引入P型导电性。同样在此情况下，P型掺杂剂的浓度可在先前规定的范围内。此外，在说明性实施例中，生长工艺280可被控制以调整一厚度204D，如此，在完成器件270的整体工艺后，可以获得2-20纳米(nm)的一层厚度。也就是，在其他处理期间的整体材料损失，如果有的话，可以在控制工艺280时纳入考虑，以最终在上述规定的范围内获得厚度204D。因此，半导体区域204的特征可在一个高度精确且可重复的方式下进行调整，从而在基于半导体区域204的设备区域270C中完成一电容结构时，可导致一低程度的设备可变化性。
应了解的是，在形成半导体区域204之前或之后，可以执行任何其他工艺步骤，例如在阱区等引入一掺杂剂，为了方便，其未在图2a中予以示出。特别是，形成隔离结构202T，202A的工艺可在提供半导体区域204之后执行。
另一个选择是半导体区域204可为形成于半导体器件270的一较大区域的上方或整个表面的上方并随后被选择性地从器件区域270T移除的一半导体层。为此，可以形成一相应的蚀刻掩膜，例如，抗蚀剂掩膜、硬掩膜等形式，以覆盖于器件区域207C上方的材料204并暴露区域270T上方的材料。随后，可以应用任何适当的移除工艺，可能包括蚀刻，氧化及蚀刻等，以移除半导体材料204的任何暴露部分。
图2b为根据另一示意性实施例所示的半导体器件270，其中，半导体区域204可基于一植入工艺281而形成。为此，在任何适当的制造阶段，可以形成一植入掩膜209A以暴露那些器件部分，在那些器件部分中将形成有半导体区域204。为此，可以应用已知的光刻技术。还应了解的是，虽然图2b示出了在一制造阶段中(于此期间可能存在隔离结构202T，202A)执行植入工艺281，但在其他实施例中，植入工艺281可以在一更早的制造阶段予以执行，视依整体工艺策略而定。还应了解的是，植入工艺281应被理解为一个工艺序列，其中，可以执行多个独立的植入步骤以获得理想的结果。特别是，工艺281包括用于在不同器件区域中提供具有不同导电类型的半导体区域204所需的任何植入工艺，例如，在一单一半导体器件内部提供P型电容结构以及N型电容结构。在其他情况下，如果这种配置与总体器件需求相一致的话，则仅提供一种类型的电容结构。
同样的，提供植入掩膜209A的工艺可被理解为包括用于执行各种植入步骤所需的任何工艺序列，例如，当提供具有不同导电类型的半导体区域204时。在一些实施例中，一N型掺杂剂(例如砷，磷)可基于5×1014–5×1015离子/每平方厘米(ions/cm-2)的剂量下以2-7keV的植入能量，而在工艺281期间被纳入。在其他实施例中，其中，向半导体区域204引入一P型导电性，可使用一P型掺杂剂进行植入，例如BF2，基于2-6keV的一植入能量，以及5×1014–4×1015ions/cm-2的一剂量。根据这些植入参数，可以获得如上所述的一掺杂浓度，同时也可以在上述定义的范围内获得半导体区域204的厚度。在这种情况下，应了解的是，在进一步处理器件的整体热预算的背景下，选择植入参数，以使得在进一步处理期间的任何退火工艺之后以及任何可选材料损失之后，可以获得2-20nm的厚度。在这方面，应当认识到，由于植入工艺281的性质，两个相邻掺杂区域之间的边界不能被精确的确定，所以反而可以成为一实质上连续的过渡区域。在当前应用的背景下，应当了解，半导体区域204的尺寸可以以这些区域作为边界区域予以确定，其浓度相当于上述规定的浓度范围的下限，即，一连续的掺杂区域可被视为区域204，其中，掺杂浓度始终在上述定义的上限以及下限的范围内。也就是说，掺杂浓度在该浓度范围的上限以上的任何相邻掺杂区域以及掺杂浓度在该下限以下的任何相邻掺杂区域皆可被视为半导体区域204以外的区域。上述考虑适用于相同导电类型的掺杂剂，而具有不同导电类型的相邻半导体区域可通过一PN结予以分隔，因此，可被认为是通过相应的PN结予以分隔。
图2c示意性示出了在一先进制造阶段的半导体器件270的一横截面图。为了方便起见，对形成于器件区域270C(图2a,图2b)上方的一电容结构200予以阐述。如图所示，电容结构200可包括具有如图2a和图2b所描述的特点的衬底层201以及半导体区域204。此外，半导体区域204可形成于一掺杂半导体区域203的上方，其可具有与区域204相同的导电类型。于该实施例中，半导体区域204,203可具有一N型导电性，其中，区域204,203中的各自的掺杂剂可提供一浓度，以使区域204中的N型掺杂剂的净浓度在上述定义的范围内，而区域203中的一N型掺杂剂的净浓度小于区域204。
此外，电容结构200可包括接触结构210，其中，于此实施例中，可提供具有与区域204以及203相同导电类型的一高掺杂半导体材料所形成的一电极区域211。例如，电极区域211可具有与某种类型的N型晶体管的一漏极区以及源极区实质相同的配置，除了横向尺寸，其可通过选择以符合电容结构200的需求。在所示的实施例中，由于电极区域211的顶表面在由电极结构220的介电层223以及半导体区域204所形成的界面的上方延伸，电极区域211表示一“上升”的配置。例如，上升的电极区域211在由介电层223以及半导体区域204所形成的界面上方延伸10-30nm。通常，电极区域211中的掺杂剂的浓度可能更高，如在半导体区域203中的浓度，在一些实施例中，电极区域211的浓度可等于或高于半导体区域204的浓度。
电极结构220，其可为电容结构200的一“电容器板”，可具有与形成于半导体器件270中的某种类型的晶体管的栅极电极结构大致相同的配置，除了横向尺寸，其可通过选择以满足电容结构200的需求。例如，电极结构220可包括一电极材料221，例如掺杂的多晶硅、掺杂的非晶硅、掺杂的硅/锗、含金属材料、或上述材料的任意组合，取决于结合电容结构200所形成的相应的晶体管的栅极电极结构。此外，一适当的间隔结构222可形成于电极材料221的侧壁上。同样的，介电材料223可为在其他器件区域中的一特定类型的晶体管的栅极介电材料，因此可以根据各自的晶体管类型的需求而具有各自的组合物和厚度。因此，介电层223可以由二氧化硅、氮化硅、氮氧化硅、含金属介电材料、高K介电材料，以及上述材料的任意组合所形成。在一些实施例中，介电层223可具有2-7nm的厚度，即沿着深度方向208的尺寸，其可对应于需要适度“厚”的栅极“氧化物”的晶体管的栅极电极的厚度。
此外，另一掺杂半导体区域205可以横向邻接半导体区域203而形成，并且可以使用一接触结构240进行接触，接触结构240也可包括一高掺杂的电极区域241。电极区域241与横向邻接区域203的该另一掺杂区域205可具有与区域203,204相反的导电类型。因此，对于P型衬底层201，接触结构240可以向衬底材料201提供电接触，以便在器件270操作期间，施加一所需的电位，例如，接地电位。此外，如图所示，接触结构240可以通过隔离结构202A以及隔离结构202B横向隔离。此外，如图所示，接触结构210以及240可分别具有形成于其相应的顶表面上的含金属材料层242,212，其可以硅化镍等形式予以提供。含金属层242,212代表连接至器件270的一接触层230的各自的接触界面，其中，各自的接触元件231可形成于一个或多个层间介电材料(未予显示)中，从而提供与器件270的金属化系统(未予图示)的连接。
如图2c所示的半导体器件270可基于下述的工艺而形成。在本实施例中，在形成半导体区域204之前或之后，以具有N型导电性并在掺杂浓度和垂直延伸方面展现出上述指定特性的区域的形式，例如，通过应用已知的植入技术可以形成区域203,205，从而形成P型和N型晶体管的P阱和N阱。应了解的是，当形成具有与区域204相同的导电类型的半导体区域203时，任何可能额外添加的掺杂剂可在最初形成区域204时予以考虑，以便在图2a，图2b所指定的范围内达到所需的总浓度。也就是说，在这些实施例中，阱区203可在形成半导体区域204之后通过离子植入而形成，例如通过外延生长或植入，工艺参数可以被控制，使得任何额外引入的掺杂剂都不会导致超出所述指定范围之外的掺杂浓度的偏移。然而，应当了解的是，通常，即使在为区域203植入掺杂剂时，区域204已经就位，阱区203中所需的减少的掺杂浓度也完全不会导致掺杂浓度的显着偏移。
在任何退火工艺之后，栅极电极结构220可基于与晶体管元件的各自的栅极电极结构的形成相容的工艺技术而形成。例如，栅极介电层223可通过沉积及/或氧化而形成，视所需的配置，随后是一个或多个适当的电极材料221的沉积，而后可通过采用已知的图案化技术，包括先进的光刻和蚀刻技术进行图案化处理。此后，可以形成间隔结构222，接着是电极区域211，其可与各自的N型晶体管的上升的漏极和源极区域一起形成，而电极区域241可与P型晶体管的上升的漏极以及源极区域一起形成。然而，应了解的是，例如，如果其中一种类型的晶体管不具有一上升的漏极以及源极配置，则这两种类型的接触结构210,240不必都具有一上升的电极配置。上升的电极区域211,241可基于外延生长技术而形成，其中，于所示实施例中，适当的掺杂剂被引入到各自的沉积环境中，会将N型导电性引入电极区域211、P型导电性引入电极区域241。因此，可以形成具有良好控制的掺杂浓度以及垂直延伸的高掺杂电极区域211。之后，可通过沉积并图案化一个或多个层间介电材料而形成接触层230，从而形成各自的接触开口，其可后续填充适当的导电材料，例如含金属材料等，从而形成连接至各自的含金属层212,242的接触元件231，含金属层可在沉积一个或多个层间介电材料之前形成，或在形成各自的接触开口之后局部形成。
应当了解的是，不是通过以具有N型导电性的半导体材料的形式提供的掺杂区域203,204以N型电容器的形式提供电容结构200，而是通过反转任何半导体材料的导电类型以及衬底层201的导电类型而形成一P型电容器。也就是说，通过为区域203,204以及电极区域211提供一N型衬底层以及P掺杂半导体材料，以及通过为区域205以及241提供一N型掺杂剂，可以获得一相应的P型电容器。同样在本实施例中，上述关于各种半导体材料的浓度及其垂直延伸的各标准也可以同样的方式应用。
图3示意性的示出以一P型电容器形式提供的一电容结构300的横截面图。于所示的实施例中，电容结构300可基于具有与图2c中电容结构200的衬底层201相同的P型导电性的一衬底层301而形成。在另一方面，形成于一栅极电极结构320下方的一半导体区域304及形成于半导体区域304下方的半导体区域303可具有P型导电性。类似的，横向邻接区域303的一半导体区域305及一连接至区域305的接触结构340的各电极区域341可具有N型导电性。类似的，一接触结构310可包括具有P型导电性的一高掺杂电极区域311以连接至半导体区域304。此外，可提供具有与半导体区域303反向的导电类型的一掺杂半导体材料形成的一掺杂隔离区域306，以便将区域303与衬底层301电性隔离。因此，可通过接触结构340接触隔离区域306，接触结构340具有与隔离区域306相同的导电类型。
应了解的是，图3所示的组件可对应于图2c所示的各自的结构元件。因此，这些组件设计为具有相同的附图标记，除了第一位数字用“3“代替”2”。因此，这些组件及其制造的相应讨论在此予以省略。然而，应当理解，接触结构310,340中的至少一个也可以具有一上升的配置，如前所述。例如，当形成具有上升的漏极与源极配置的P型晶体管以及N型晶体管时，电容结构200,300可以很容易的形成于相同的半导体器件上。
图4为根据另一实施例所示的一电容结构400的一横截面图。在这种情况下，示出了一P型电容器，其可基于一P型衬底层401以及具有N型导电性的半导体区域404,403而形成。此外，可提供连接至区域403以及404的相应的接触结构410，其中，一电极区域411可以代表一高掺杂半导体材料，其未实质延伸于一介电层423以及半导体区域404之间形成的界面的上方。类似的，连接至具有与区域403,404反向的导电类型的一阱区405的一接触结构440可以包括未实质延伸于栅极介电层423上方的高掺杂电极区域411。关于图4所示的任何其他组件，应当理解，这些组件可能具有与如前所述的图2c及图3中的相同配置，因此，可以省略对于这些组件的相应的讨论。然而，应了解的是，电极区域411,441可以对应于晶体管的漏极和源极区域的高掺杂半导体材料的形式予以提供，晶体管的漏极和源极区域可通过离子植入形成，而不使用上升漏极和源极架构。
在其他实施例中，可通过反转任何掺杂的半导体材料的导电类型以提供一P型电容器，即如上述图2c所述，而在其他情况下，可通过反转任何掺杂的半导体材料的导电类型而获得一P型电容器，除了衬底层401之外，其可仍然是一P型半导体材料。在这种情况下，一隔离区域，如区域306(图3)，可如图3所示以适当横向延伸的方式形成于半导体区域403的下方，从而向P型衬底层401提供电性隔离。
图5示意性的示出了另一电容结构500的一横截面图，其可包括一半导体区域504以及一垂直相邻的半导体区域503，半导体区域503可为N型导电性的半导体区域，以便结合P型衬底层501而提供一N型电容结构。此外，连接至半导体区域504的接触结构510可以含金属材料层512的形式予以提供，含金属材料层512可直接形成于半导体区域504的一部分上。也就是说，在这种情况下，对应于其他器件区域中提供的晶体管的漏极和源极区域的任何中间电极区域也可能不存在。由于半导体区域504相对较高的掺杂浓度，含金属层512可以通过使用一制造工艺以获取晶体管元件的漏极和源极区域中的相应的含金属层而很容易地直接形成于区域504的半导体材料上，基本上无需修改相应的形成工艺。
应了解的是，在此情况下，P型电容器可通过反转任何导电类型并使用一N型衬底层501而获得，或者当P型衬底层501被维持时，通过添加一隔离区域，例如区域306(图3)，并通过反转任何其他掺杂半导体材料的导电类型而获得。
还应了解的是，任何的半导体区域204,304,404,504可基于工艺技术而形成，正如前述图2a以及图2b所讨论的。也就是说，任何这些半导体区域可通过外延生长技术及/或植入工艺而形成，从而根据前述所讨论的标准而调节这些区域所需的导电类型、浓度以及垂直延伸。
图6示意性的示出按照如图2a,图2b,图2c以及图3至图5的方式所形成和配置的电容结构相较于基于某些策略而形成的传统样品所获得的测量结果，于这些策略中，一电容器中的垂直掺杂分布类似于相应的晶体管的传统阱区以及沟道区域的垂直掺杂分布。例如，水平轴代表施加于电容结构的电压，例如施加到相应的电极结构220,320,420,520及其对应的半导体区域204,304,404,504的一电压。对于根据一传统配置所形成的特定样本，可以观察到电容与外加电容器电压的一明显变化，如曲线602B所示，以及如图1a及图1b所讨论的。另一方面，如曲线602A所示，根据本发明所制造的电容器的变化明显减少，且在±3.6V的电压范围内，观察到的变化在3％或更少，其中，这种可变性是由指定的电压范围内的最小电容和最大电容的比率所定义。在其他实施例中，可以获得用于±5V的电压范围内的相应减少的可变性。
因此，本发明提供了用于形成这些结构的电容结构及制造技术，其中，一高导电性的半导体区域可形成于电容器介电材料的下方，并可与其接触，其中，此高掺杂半导体区域的一适当的掺杂浓度以及一垂直延伸可提供所需的电容/电压关系的平整度。
上面公开的特定实施例仅是示例性的，因为本发明可以以对本领域技术人员显而易见的不同但等同的方式进行修改和实践，这些技术人员受益于本文的教导。例如，上面的步骤可以按不同的顺序执行。此外，除了如以下权利要求书所述之外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或修改，并且所有这些变化都被认为在本发明的范围和精神内。请注意，使用的术语，例如在本说明书以及所附的权利要求中用于描述各种工艺或结构的“第一”，“第二”，“第三”或“第四”仅作为此类步骤/结构的一速记参考，并不意味着这类步骤/结构需按照那样的顺序序列予以完成/形成。当然，这取决于精确的权利要求语言，这类工艺的一顺序序列可能是需要或不需要的。因此，本文寻求保护的范围应如权利要求书所述。

Claims (20)

1.一种半导体器件中的电容结构，包括：
第一掺杂半导体区域，其包括具有第一浓度的第一掺杂剂，该第一掺杂剂向该第一掺杂半导体区域引入第一导电类型；
第二掺杂半导体区域，其形成于该第一掺杂半导体区域的下方并与该第一掺杂半导体区域相接触，该第二掺杂半导体区域包括具有小于该第一浓度的第二浓度的第二掺杂剂，该第二掺杂剂向该第二掺杂半导体区域引入该第一导电类型；
电极结构，其包含形成于该第一掺杂半导体区域上的介电层；以及
接触结构，其形成以连接至该第一掺杂半导体区域。
2.根据权利要求1所述的电容结构，其中，该第一掺杂半导体区域在深度方向的延伸为大约2-20纳米的范围内。
3.根据权利要求1所述的电容结构，其中，该第一浓度为大约5×1019至5×1021离子/立方厘米的一范围内。
4.根据权利要求1所述的电容结构，其中，该接触结构包括第三掺杂半导体区域，该第三掺杂半导体区域包括具有大于该第二浓度的第三浓度的第三掺杂剂，该第三掺杂剂向该第三掺杂半导体区域引入该第一导电类型，且其中，该第三掺杂半导体区域横向相邻于该介电层而形成，并延伸至该介电层的上表面的上方。
5.根据权利要求4所述的电容结构，其中，该接触结构包括形成于该第三掺杂半导体区域上的含金属层。
6.根据权利要求1所述的电容结构，其中，该接触结构包括一掺杂电极区域，该掺杂电极区域包括具有大于该第二浓度的第四浓度的电极掺杂剂，该电极掺杂剂向该掺杂电极区域引入该第一导电类型，且其中，该掺杂电极区域横向相邻于该介电层而形成，并延伸至该第二半导体区域中。
7.根据权利要求6所述的电容结构，其中，该接触结构包括形成于该掺杂电极区域上的含金属层。
8.根据权利要求1所述的电容结构，其中，该接触结构包括直接形成于该第一掺杂半导体区域的一部分上的含金属层。
9.根据权利要求1所述的电容结构，还包括形成于该第二掺杂半导体区域下方的衬底层，该衬底层包括具有向该衬底层引入第二导电类型的衬底浓度的衬底掺杂剂，其中，该第二导电类型与该第一导电类型相反，且该衬底浓度小于该第二浓度。
10.根据权利要求1所述的电容结构，还包括形成于该第二掺杂半导体区域下方的衬底层，该衬底层包括具有向该衬底层引入该第一导电类型的衬底浓度的衬底掺杂剂，且还包括形成以将该衬底层与该第二掺杂半导体隔离的掺杂隔离区域，其中，该掺杂隔离区域包括向该掺杂隔离区域引入第二导电类型的掺杂剂。
11.根据权利要求1所述的电容结构，其中，该介电层的厚度为大约2-7纳米的范围内。
12.根据权利要求9所述的电容结构，还包括连接至该衬底层的第二接触结构。
13.根据权利要求10所述的电容结构，还包括连接至该掺杂隔离区域的第三接触结构。
14.一种半导体器件中的电容结构，包括：
第一掺杂半导体区域，其具有通过一掺杂剂所引入的指定导电类型，该掺杂剂具有大约5×1019至5×1021离子/立方厘米的范围内的第一浓度；
第二掺杂半导体区域，其形成于该第一掺杂半导体区域的下方并与该第一掺杂半导体区域相接触，该第二掺杂半导体区域具有通过第二掺杂剂所引入的该指定导电类型，该第二掺杂剂具有小于该第一浓度的第二浓度；
介电层，其形成于该第一掺杂半导体区域上；
电极结构，其形成于该介电层上；以及
接触结构，其形成以连接至该第一掺杂半导体区域。
15.根据权利要求14所述的电容结构，其中，该第一掺杂半导体区域在深度方向的延伸为大约2-20纳米的范围内。
16.据权利要求14所述的电容结构，其中，该接触结构包括直接形成于该第一掺杂半导体区域的一部分中的含金属层，以及一中间掺杂电极区域。
17.根据权利要求14所述的电容结构，其中，该接触结构包括与该第一掺杂半导体区域接触的中间掺杂电极区域中的含金属层。
18.一种形成电容结构于半导体器件中的方法，该方法包括：
执行植入工艺以及原位掺杂外延生长工艺中的至少一者，以形成具有指定导电类型的第一掺杂半导体区域于具有相同导电类型的阱区中，以使该第一掺杂半导体区域相较于该阱区具有更高的掺杂浓度；以及
形成电极结构于该第一掺杂半导体区域上。
19.根据权利要求18所述的方法，还包括通过形成含金属层于一中间电极区域上，形成一接触结构而连接至该第一掺杂半导体区域。
20.根据权利要求18所述的方法，还包括通过形成含金属层于该第一掺杂半导体区域的一部分上，形成一接触结构而连接至该第一掺杂半导体区域。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331653A (zh) * 2020-10-29 2021-02-05 长江存储科技有限责任公司 半导体器件、三维存储器及半导体器件制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283584B2 (en) * 2016-09-27 2019-05-07 Globalfoundries Inc. Capacitive structure in a semiconductor device having reduced capacitance variability
CN109891585B (zh) 2019-01-30 2020-03-27 长江存储科技有限责任公司 具有垂直扩散板的电容器结构
US11610999B2 (en) * 2020-06-10 2023-03-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Floating-gate devices in high voltage applications

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5750426A (en) * 1995-03-16 1998-05-12 Zilog, Inc. Method of making MOS precision capacitor with low voltage coefficient
US20030218213A1 (en) * 2002-05-23 2003-11-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device allowing improvement in reliability of insulating film formed on main surface of substrate
CN1947249A (zh) * 2004-02-10 2007-04-11 英飞凌科技股份公司 具有抗esd电容器的集成电路布置和相应的制造方法
CN103367141A (zh) * 2012-04-09 2013-10-23 中芯国际集成电路制造(上海)有限公司 Mos电容器的制作方法以及mos电容器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6507063B2 (en) * 2000-04-17 2003-01-14 International Business Machines Corporation Poly-poly/MOS capacitor having a gate encapsulating first electrode layer
US6576526B2 (en) * 2001-07-09 2003-06-10 Chartered Semiconductor Manufacturing Ltd. Darc layer for MIM process integration

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5750426A (en) * 1995-03-16 1998-05-12 Zilog, Inc. Method of making MOS precision capacitor with low voltage coefficient
US20030218213A1 (en) * 2002-05-23 2003-11-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device allowing improvement in reliability of insulating film formed on main surface of substrate
CN1947249A (zh) * 2004-02-10 2007-04-11 英飞凌科技股份公司 具有抗esd电容器的集成电路布置和相应的制造方法
CN103367141A (zh) * 2012-04-09 2013-10-23 中芯国际集成电路制造(上海)有限公司 Mos电容器的制作方法以及mos电容器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331653A (zh) * 2020-10-29 2021-02-05 长江存储科技有限责任公司 半导体器件、三维存储器及半导体器件制备方法

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