CN107978579A - 电子部件、连接体、电子部件的设计方法 - Google Patents

电子部件、连接体、电子部件的设计方法 Download PDF

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Abstract

本发明提供电子部件、连接体、电子部件的设计方法，该电子部件能够实现电极的低高度化同时实现粒子捕捉率的提高、短路的防止和粘接强度的提高。解决方法是一种电子部件(1)，其具备基板(2)、设置在基板(2)的一面(2a)侧且排列有多个电极(3)、(5)的电极区域(4)、(6)、以及未形成电极(3)、(5)的非电极区域(10)，并且隔着各向异性导电粘接剂(30)而与连接对象部件压接，在非电极区域(10)形成有各向异性导电粘接剂(30)流入的一个或多个凹坑(9)。

Description

电子部件、连接体、电子部件的设计方法
技术领域
本申请涉及隔着各向异性导电粘接剂而连接在电路基板上的电子部件、在电路基板上连接有电子部件的连接体、以及电子部件的设计方法。
背景技术
以往，提供了对各种电子设备的电路基板连接有IC芯片、LSI芯片等电子部件的连接体。近年来，在各种电子设备中，从细间距化、轻量薄型化等观点考虑，作为电子部件，采用了使用在安装面排列有作为突起状电极的凸块的IC芯片、LSI芯片并且将这些IC芯片等电子部件直接安装于电路基板上的所谓COB(chip on board(芯片安装在板上))、COG(chipon glass(芯片安装在玻璃上))、COF(chip on film(芯片安装在膜上))等。
在COB连接、COG连接、COF连接中，在电路基板的端子部上隔着各向异性导电膜而热压接IC芯片。各向异性导电膜是在热固化型的粘合剂树脂中混入导电性粒子并制成膜状而成的导电膜，通过在2个导体间进行加热压接从而利用导电性粒子取得导体间的电导通，利用粘合剂树脂保持导体间的机械连接。作为构成各向异性导电膜的粘接剂，除了可靠性高的热固性的粘接剂以外，使用了光固化性树脂、并用热固化和光固化的粘接剂。
例如如图15(A)、图15(B)所示，关于带有凸块的IC芯片50，在电路基板的安装面，形成有输入凸块51沿着一个侧缘50a以一列排列的输入凸块区域52，并设置有输出凸块53沿着与一个侧缘50a对置的另一个侧缘50b以二列交错状排列的输出凸块区域54。凸块排列根据IC芯片的种类而多种多样，但一般而言，以往的带有凸块的IC芯片形成为，输出凸块53的数目比输入凸块51的数目多，输出凸块区域54的面积比输入凸块区域52的面积大，此外输入凸块51的形状比输出凸块53的形状大。
而且，在COG安装中，隔着各向异性导电膜55在电路基板56的电极端子57上搭载IC芯片50后，隔着缓冲材60通过热压接工具58从IC芯片50上进行加热推压。通过由该热压接工具58进行热加压，各向异性导电膜55的粘合剂树脂熔融而从各个输入凸块51、输出凸块53与电路基板56的电极端子57之间流动，并且在各个输入凸块51、输出凸块53与电路基板56的电极端子57之间夹持导电性粒子，在该状态下粘合剂树脂热固化。由此，IC芯片50电连接、机械连接在电路基板56上。
现有技术文献
专利文献
专利文献1：日本特开2014-222701号公报
发明内容
发明所要解决的课题
近年来，随着安装有电子部件的电子部件、安装有电子部件的电路基板小型化、薄型化、高集成化，电子部件的安装区域的狭小化正在发展。在这样的情况下，为了确保施加外部应力时的电子部件的导通连接可靠性，期望进一步的粘接强度的提高。
此外，要想通过将凸块低高度化而实现电子部件的薄型化、低成本化，则在凸块间的间隙导电性粒子变得易于过度地接触，凸块间短路的发生风险提高。此外，由于低高度化，因此要想使粘合剂树脂填充，一直以来需要使粘度条件变更，担心设计工时的增加。
进一步，如果随着电子部件的高集成化而凸块数增加，则通过各向异性导电连接而被凸块夹持的导电性粒子的数目也增加，因此有推压所需要的力也与其成比例地增加的倾向。
然而，如果提高推压力则对电子部件的负荷增加，可能带来损伤。此外，也有对电子部件的输入输出凸块区域局部施加推压力，随着电子部件的小型化、薄型化而发生翘曲、浮起的可能性。
另外，为了防止因为凸块的低高度化而在电子部件的压接工序中粘接树脂的排除变得不充分且导通电阻上升，也提出了在电子部件的基板的凸块间区域形成贯通孔的技术。然而，粘合剂树脂经由形成于基板的贯通孔而蔓延到电子部件的推压面，可能会污损热压接工具。或者，作为在热压接工具与电子部件的推压面之间存在的缓冲材，对于如硅橡胶那样以重复使用作为前提的缓冲材，由粘合剂树脂引起的污损状况不稳定，因此成为难以预料的不良发生的原因。
此外，随着安装有电子部件的电子设备的小型化、薄型化、高功能化等，电路配线的细间距化也在进展。由此，有必要提高分散于各向异性导电膜的导电性粒子的粒子密度，在微细的电极上也确保粒子捕捉率。另一方面，有以高密度填充于狭小化的相邻的凸块间的间隙中的导电性粒子凝聚，凸块间短路发生的风险也提高的问题，有必要兼顾粒子捕捉率的提高与凸块间短路的防止。
为了防止凸块间短路，也考虑了通过提高电子部件的凸块高度来扩大凸块间区域的方法，但有损于电子部件的小型化、低高度化，此外连接所需要的各向异性导电粘接剂的量也增加，由热压接工具带来的推压力也增加。
本申请是鉴于上述问题而提出的，其目的在于提供实现电极的低高度化、同时实现粒子捕捉率的提高、短路的防止和粘接强度的提高的电子部件、连接体、电子部件的设计方法。
用于解决课题的方法
为了解决上述课题，本申请涉及的电子部件具备基板、设置在上述基板的一面侧且排列有多个电极的电极区域、和未形成上述电极的非电极区域，在上述非电极区域形成有一个或多个凹坑。
此外，本申请涉及的连接体是第1电子部件与第2电子部件隔着各向异性导电粘接剂而连接的连接体，至少一方的上述电子部件具备基板、设置在上述基板的连接于上述电路基板上的一面侧且排列有多个电极的电极区域、和未形成上述电极的非电极区域，在上述非电极区域形成有上述各向异性导电粘接剂流入的一个或多个凹坑。
此外，本申请涉及的电子部件的设计方法为：所述电子部件具备基板、设置在上述基板的一面侧且排列有多个电极的电极区域、和未形成上述电极的非电极区域，在上述非电极区域形成一个或多个凹坑的方法。
发明的效果
根据本申请，通过设置凹坑，从而如果电子部件隔着各向异性导电粘接剂而向连接对象部件上加热推压，则粘合剂树脂流入到凹坑内。因此，电子部件与粘合剂树脂的接触面积增加并且通过填充在凹坑内的粘合剂树脂而表现锚固效果，从而对连接对象部件的粘接强度提高。此外，应力通过粘合剂树脂而被缓和，可以实现防止电子部件的剥离、防止翘曲、浮起。
此外，关于各向异性导电粘接剂，通过粘合剂树脂流入凹坑内，由该树脂产生的那一部分的电子部件的压入量减少，从而由电子部件的电极对粘合剂树脂的压入所引起的压力被吸收，能够以低压进行推压，并且导电性粒子的流动被抑制。因此，可以减少对电子部件的负荷，防止翘曲、浮起，并且在细间距化的电极间，也可以易于使粒子捕捉，同时使相邻的电极间短路的发生减少。
附图说明
图1中图1(A)是显示将IC芯片与电路基板各向异性导电连接的工序的截面图，图1(B)是显示IC芯片与电路基板各向异性导电连接了的连接体的截面图。
图2是显示在凸块间区域沿着基板的长度方向形成了圆形的非贯通孔的IC芯片的俯视图。
图3中图3(A)是显示将交错状地形成有圆形的非贯通孔的IC芯片与电路基板各向异性导电连接的工序的立体图，图3(B)是显示将在基板的长度方向的两端侧形成有圆形的非贯通孔的IC芯片与电路基板各向异性导电连接的工序的立体图，图3(C)是显示将在基板的长度方向的中央部形成有圆形的非贯通孔的IC芯片与电路基板各向异性导电连接的工序的立体图。
图4是显示在凸块间区域沿着基板的长度方向形成了槽的IC芯片的俯视图。
图5中图5(A)是显示将在基板的长度方向以虚线状形成了槽的IC芯片与电路基板各向异性导电连接的工序的立体图，图5(B)是显示将在基板的长度方向以单点划线状形成了圆形的非贯通孔和槽的IC芯片与电路基板各向异性导电连接的工序的立体图，图5(C)是显示将在基板的长度方向以双点划线状形成了圆形的非贯通孔和槽的IC芯片与电路基板各向异性导电连接的工序的立体图，图5(D)是显示将在基板的长度方向以曲线状形成了槽的IC芯片与电路基板各向异性导电连接的工序的立体图。
图6中图6(A)是显示将在与基板的长度方向正交的方向形成了槽的IC芯片与电路基板各向异性导电连接的工序的立体图，图6(B)是显示将在与基板的长度方向斜交的方向形成了槽的IC芯片与电路基板各向异性导电连接的工序的立体图，图6(C)是显示将在与基板的长度方向斜交的方向形成了槽的IC芯片与电路基板各向异性导电连接的工序的立体图。
图7是显示将面向基板的长度方向的侧面而形成了槽的IC芯片与电路基板各向异性导电连接的工序的立体图。
图8中图8(A)是显示在基板的外缘部形成了圆形的非贯通孔的IC芯片的俯视图，图8(B)是显示在基板的外缘部形成了槽的IC芯片的俯视图。
图9中图9(A)是显示在基板的外缘部形成了圆形的非贯通孔的IC芯片的俯视图，图9(B)是显示在基板的外缘部形成了槽的IC芯片的俯视图。
图10中图10(A)是显示各向异性导电膜的构成的截面图，图10(B)是显示含有导电性粒子的层与绝缘性粘接剂层层叠而成的各向异性导电膜的构成的截面图。
图11是显示导电性粒子以格子状规则排列的各向异性导电膜的图，图11(A)是俯视图，图11(B)是截面图。
图12是显示导电性粒子以六方格子状规则排列的各向异性导电膜的图，图12(A)是俯视图，图12(B)是截面图。
图13是显示彼此不接触地独立的导电性粒子不规则遍布的各向异性导电膜的图，图13(A)是俯视图，图13(B)是截面图。
图14是显示导电性粒子无规分散的各向异性导电膜的图，图14(A)是俯视图，图14(B)是截面图。
图15中图15(A)是带有凸块的IC芯片的俯视图，图15(B)是显示连接工序的截面图。
符号的说明
1：IC芯片；2：基板；2a：一面；2b：另一面；2c、2d：侧缘；3：输出凸块；4：输出凸块区域；5：输入凸块；6：输入凸块区域；7：凸块间区域；9：凹坑；9a：非贯通孔；9b：槽；10：非电极区域；14：电路基板；15：缓冲材；16：输出端子；17：输入端子；20：连接体；30：各向异性导电膜；31：基础膜；32：导电性粒子；33：粘合剂树脂、34：绝缘性粘接剂层；35：含有导电性粒子的层；36：各向异性导电膜；40：热压接工具
具体实施方式
以下，对于应用本申请的电子部件、连接体、电子部件的设计方法，参照附图详细地说明。另外，本申请不仅仅限定于以下实施方式，当然在不超出本申请的主旨的范围内能够进行各种变更。此外，附图是示意性的，各尺寸的比率等有时与现实不同。具体的尺寸等应参考以下说明来判断。此外，当然在附图彼此之间彼此的尺寸的关系、比率不同的部分也包含在内。
[连接体20]
如图1(A)、图1(B)所示，连接体20是将作为第1电子部件的IC芯片1隔着各向异性导电膜(ACF：Anisotropic Conductive Film)30等的粘接剂而连接在作为第2电子部件的电路基板14上而成的连接体。关于连接体20，将IC芯片1通过热压接工具40隔着缓冲材15在电路基板14上加热推压，从而将设置在IC芯片1的安装面的输出凸块3、输入凸块5与设置在电路基板14的输出端子16、输入端子17导电连接。这里，所谓第1电子部件，是指配置在通过加压工具而推压的一侧的电子部件，所谓第2电子部件，是配置在底座且承受来自第1电子部件的加压的电子部件。一般而言第1电子部件是IC芯片、FPC，第2电子部件是玻璃等具备电路的透明基板。
[IC芯片]
IC芯片1具有基板2，基板2的一面2a设为排列有输入输出凸块且隔着各向异性导电膜30向电路基板14安装的安装面，与一面2a相反侧的另一面2b设为通过热压接工具40被加热推压的推压面。
IC芯片1是例如在由硅基板形成的基板2形成有半导体电路，并且在基板2的一面形成有输出凸块3、输入凸块5的元件。IC芯片1通过在硅晶片上形成多个，通过切割而单片化来形成。此外，IC芯片1可以是在玻璃环氧基板、陶瓷基板等绝缘基板上形成有电路的封装部件。
如图2所示，基板2形成大致矩形，沿着成为长度方向的相对置的一对侧缘2c、2d，形成有排列了输出凸块3的输出凸块区域4和排列了输入凸块5的输入凸块区域6。IC芯片1中，输出凸块区域4形成于基板2的一个侧缘2c侧，输入凸块区域6形成于基板2的另一个侧缘2d侧。由此，IC芯片1中，贯穿安装面2的宽度方向而分离地形成有输出凸块区域4与输入凸块区域6，并且在安装面2的中央部设置有未形成凸块的凸块间区域7。
输出凸块区域4中，通过多个输出凸块3沿着基板2的长度方向排列，从而例如从一个侧缘2c侧依次形成有两列输出凸块列3A、3B。此外，各输出凸块列3A、3B的输出凸块3交错状地排列。
此外，输入凸块区域6中，形成有例如多个输入凸块5沿着基板2的长度方向以一列排列的输入凸块列5A。另外，输入凸块5形成为比输出凸块3大。由此，关于IC芯片1，输出凸块区域4与输入凸块区域6具有面积差，并且在基板2中不对称地配置。另外，输出凸块3、输入凸块5可以以彼此相同的尺寸形成。
输出凸块3、输入凸块5适合使用例如铜凸块、金凸块、或对铜凸块实施了镀金的凸块等。此外，输出凸块3、输入凸块5以与设置在电路基板14的输出端子16、输入端子17对应的配置而设置，IC芯片1与电路基板14进行位置匹配地连接，从而隔着各向异性导电膜30与输出端子16、输入端子17连接。
另外，关于输出凸块3、输入凸块5的排列，除了图2所示的以外，也可以为在一个侧缘以一列或多列排列、在另一个侧缘以一列或多列排列的任意构成。此外，关于输出凸块3、输入凸块5，一列排列的一部分可以成为多列，多列的一部分可以成为一列。进一步，输出凸块3、输入凸块5可以以多列的各列平行且相邻的电极端子彼此并列的直排列形成，或也可以以多列的各列平行且相邻的电极端子彼此均等偏移的交错排列形成。
另外，随着近年来的液晶显示装置以外的其它电子设备的小型化、高功能化、低成本化，IC芯片1等电子部件也要求小型化、低高度化、低成本化，输出凸块3、输入凸块5的高度H也变低(没有特别限定，例如为3～15μm)。
[凹坑]
此外，就IC芯片1而言，在基板2的一面2a的非电极区域10，设置有各向异性导电膜30的粘合剂树脂33流入的一个或多个凹坑9。所谓非电极区域10，是指输出凸块区域4和输入凸块区域6以外的区域，例如为上述的凸块间区域7。设置于该非电极区域10的凹坑9为例如圆形的非贯通孔9a、或槽9b(参照图2、图4)。
通过在非电极区域10设置凹坑9，从而关于IC芯片1，如果隔着各向异性导电膜30而在电路基板14的安装面上加热推压，则各向异性导电膜30的粘合剂树脂33流入凹坑9内。因此，关于IC芯片1，粘合剂树脂33的接触面积增加并且通过填充在凹坑9内的粘合剂树脂33而表现锚固效果，从而对电路基板14的粘接强度提高。
此外，关于在电路基板14上各向异性导电连接有IC芯片1的连接体20，由于缓和电路基板14与IC芯片1之间的应力的粘合剂树脂33的树脂体积增加，因此对电路基板14与IC芯片1的粘接界面的负荷减少，可以防止IC芯片1的剥离。
进一步，关于连接体20，由于电路基板14与IC芯片1之间的应力被缓和，从而IC芯片1、电路基板14的翘曲也被抑制，因此除了可以提高连接可靠性之外，在电路基板14构成例如LCD面板等显示面板的透明基板的情况下，还可以抑制翘曲对显示部的影响，防止显示不均。
此外，关于连接体20，由于粘合剂树脂33流入凹坑9内，从而仅流入的树脂的那一部分的IC芯片1的压入量减少，可以减少热压接工具40的推压力。因此，关于连接体20，由热压接工具40带来的负荷减少，可以抑制IC芯片1、电路基板14的翘曲，此外可以防止IC芯片1的损伤。此外，关于连接体20，即使通过以更低压力来压接，也可以使粘合剂树脂33排出并且充分地夹持导电性粒子32，可以维持良好的导通可靠性。
此外，关于连接体20，输出凸块3、输入凸块5对粘合剂树脂33的压入所引起的压力通过粘合剂树脂33流入凹坑9内而被吸收，可以抑制对导电性粒子32的影响。因此，关于连接体20，由于导电性粒子32的流动被抑制，因此即使在细间距化的输出凸块3、输入凸块5和输出端子16、输入端子17间，也可以捕捉粒子，并且可以使凸块间短路的发生减少。
除此之外，关于连接体20，由于电路基板14与IC芯片1之间的应力被缓和，从而输出凸块3、输入凸块5上观察到的导电性粒子32的推压痕在输入输出凸块列的内侧与外侧同样地出现，可以容易地确认导通可靠性提高。
这里，关于输出凸块区域4、输入凸块区域6，在沿着基板2的相对置的一对侧缘2c、2d的一侧和另一侧排列有输出凸块列3A、输出凸块列3B、输入凸块列5A的情况下，凹坑9可以在凸块间区域7中与基板2的相对置的一对侧缘2c、2d平行地形成。
例如，如图2所示，凹坑9由圆形的非贯通孔9a构成。该非贯通孔9a在凸块间区域7中与基板2的侧缘2c、2d平行地形成多个。作为在基板2形成非贯通孔9a的方法，可以使用例如机械钻孔、化学蚀刻、喷砂法、电子束加工、放电加工、激光钻孔等公知的方法。
非贯通孔9a可以在凸块间区域7中以一列排列，也可以以多列排列。此外，如图3(A)所示，非贯通孔9a可以交错状地排列。此外，非贯通孔9a可以仅形成于基板2的长度方向的两端侧(图3(B))，或仅形成于基板2的长度方向的中央部(图3(C))。
此外，关于非贯通孔9a，可以针对基板2的每个部位改变尺寸、配置，从而改变粘合剂树脂33的填充量。即，非贯通孔9a可以局部地以一列或多列排列。此外，非贯通孔9a可以为相同开口深度，也可以混合存在不同开口深度的孔。此外，非贯通孔9a可以为相同开口直径，也可以混合存在不同开口直径的孔。
例如，关于连接体20，通过使在形成为矩形的基板2的长度方向的两端侧形成的非贯通孔9a的开口直径形成为比在基板2的中央部形成的非贯通孔9a的开口直径相比更大的直径，从而可以使更多的粘合剂树脂33填充于基板2的两端部而使粘接强度提高，可以防止IC芯片1的两端部的浮起，可以使导通可靠性提高。
此外，通过使形成为矩形的基板2的在基板2的中央部形成的非贯通孔9a的开口直径，与在长度方向的两端侧形成的非贯通孔9a的开口直径相比更大直径地形成，从而可以增加相对地不易放热的基板2的中央部中粘合剂树脂33的填充量而缓和热收缩产生的应力，抑制翘曲。此外，对于凸块间区域7，虽然是输出凸块区域4、输入凸块区域6成为支点，热压接工具40的推压力易于集中并易于排除树脂的区域，但通过使粘合剂树脂33多地流入形成于凸块间区域7的凹坑9，可以不过量地排除粘合剂树脂33，而实现应力缓和、防止翘曲。
这样的非贯通孔9a的尺寸、配置可以根据IC芯片1的基板尺寸、材质、粘合剂树脂33的熔融粘度、由于对电路基板14的压接温度、压力、时间等压接条件等而产生的粘接强度、翘曲、浮起等与粘接性有关的课题而适当设计。
另外，非贯通孔9a除了圆形以外，也可以为椭圆形、方形、圆角长方形、多边形等，无论其开口形状如何。
此外，如图4所示，凹坑9可以为槽9b。槽9b可以在凸块间区域7中与基板2的侧缘2c、2d平行地形成。槽9b可以在凸块间区域7以一列排列，也可以以多列排列。作为在基板2形成槽9b的方法，可以使用例如化学蚀刻、喷砂法、电子束加工、放电加工、激光加工等公知的方法，但在从硅晶片切出IC芯片1的切割工序中进行开槽在制造效率上是优选的。
此外，关于槽9b，可以针对基板2的每个部位改变尺寸、配置，从而改变粘合剂树脂33的填充量。即，槽9b可以局部地以一列或多列排列。此外，槽9b可以贯穿全长为相同深度，深度也可以变动。此外，槽9b可以贯穿全长为相同宽度，宽度也可以变动。但是，槽9b为直线状且贯穿全长为相同宽度、相同深度在制造效率上是优选的。此外，关于槽9b，使相同宽度的凹坑以假想直线状分散存在，在制造效率上也是优选的。
此外，槽9b可以贯穿基板2的长度方向连续地形成，如图5(A)所示，也可以形成为虚线状。此外，凹坑9可以混合槽9b和非贯通孔9a，例如以单点划线状(图5(B))、双点划线状(图5(C))排列。此外，槽9b除了直线状地形成以外，也可以曲线状(图5(D))地形成。
此外，槽9b除了与基板2的相对置的一对侧缘2c、2d平行地形成以外，如图6(A)所示，也可以在与基板2的侧缘2c、2d正交的方向形成，如图6(B)(C)所示，也可以在与基板2的侧缘2c、2d斜交的方向形成，或者可以使与基板2的侧缘2c、2d平行、正交、斜交的槽9b混合存在。连接体20通过形成与基板2的侧缘2c、2d斜交的槽9b，可以使对IC芯片1的所有方向的外力的耐性提高。
此外，槽9b与非贯通孔9a同样地，可以仅形成于基板2的长度方向的两端侧，或可以仅形成于基板2的长度方向的中央部。
关于连接体20，由于粘合剂树脂33流入凹坑9内，从而可以抑制IC芯片1的加热推压时粘合剂树脂33向基板2外流出的量。因此，在LCD面板等中，即使安装IC的框架区域狭小化，也可以抑制粘合剂树脂33在框架区域流出的量，适当调整角焊缝。例如，在安装面积窄的情况下通过设为与粘接强度相适应的最低限度的角焊缝的大小，可以有助于连接体20的小型化、薄型化。
另外，如图7所示，槽9b可以面向基板2的侧面。由此可以使流入到槽9b的粘合剂树脂33从面向基板2的侧面的槽9b的开口部11流出，可以控制加热推压时的粘合剂树脂33的流动。此外，从开口部11向基板2的侧面流出的粘合剂树脂33形成角焊缝，因此可以将角焊缝的生成部位控制在规定的部位。并且，在安装面积窄的情况下在连接结构体的设计和制造上是优选的。
此外，如图8(A)、图8(B)所示，凹坑9(非贯通孔9a、槽9b)可以形成于基板2的侧缘2c、2d与输出凸块列3A、输出凸块列3B、输入凸块列5A之间的外缘部2e。此外，如图9(A)、图9(B)所示，凹坑9(非贯通孔9a、槽9b)可以形成于与基板2的侧缘2c、2d正交的一对侧缘2f、2g与输出凸块列3A、输出凸块列3B、输入凸块列5A之间的外缘部2h。除此之外，凹坑9可以形成于输出凸块列3A、3B的各列之间，在输出凸块列3A、输出凸块列3B、输入凸块列5A的各列内形成有间隙的情况下可以形成于该间隙。
[凹坑相对于基板的厚度T的深度D]
这里，凹坑9的深度D优选为基板2的厚度T的50％以下。凹坑9的深度D越深，则粘合剂树脂33的流入量越增加，提高粘接强度、抑制翘曲、浮起等这样的粘接性越提高。另一方面，凹坑9的深度D越深，则基板2的刚性越降低，对IC芯片1加热推压时等承受的负荷的耐性越降低。因此，凹坑9的深度D由基板2的材质、尺寸、粘接条件决定，但在通常作为IC芯片1的基板2而使用的硅基板的情况下，凹坑9的深度D优选为基板2的厚度T的50％以下，此外，即使是50％以下，也可以充分地实现粘接性的提高等。
此外，关于IC芯片1，通过降低输出凸块3、输入凸块5的高度H，可以促进IC芯片1的低高度化、低成本化，作为连接体20也可以实现小型化、低成本化。关于各向异性导电膜30，与输出凸块3、输入凸块5的低高度化对应地，可以减薄粘合剂树脂33的厚度，通过这个效果和树脂向凹坑9流入的效果可以进一步降低IC芯片1的推压力。因此，通过以低压推压IC芯片1，可以减少对IC芯片1的负荷，此外，可以充分地压入导电性粒子，可以确保导通性。
[电路基板]
电路基板14是根据连接体20的用途而选择的，例如玻璃基板、玻璃环氧基板、陶瓷基板、柔性基板等，无论其种类如何。电路基板14中形成有与设置于IC芯片1的输出凸块3、输入凸块5连接的输出端子16、输入端子17。输出端子16、输入端子17具有与输出凸块3、输入凸块5的排列相同的排列。另外，电路基板14可以为IC芯片1。在该情况下，连接体20是将IC芯片1多层堆积而成。
关于连接体20，代替作为第1电子部件的IC芯片1或与IC芯片1一起，在作为第2电子部件的电路基板14中形成上述的凹坑9(非贯通孔9a、槽9b)。连接体20通过在电路基板14的未形成输出端子16、输入端子17的非电极区域形成凹坑9，也发挥与形成于IC芯片1的情况下同样的效果。此外，在连接体20是将IC芯片1多层堆积而成的情况下，连接体20可以在堆积的一方和/或另一方的IC芯片1的基板2形成凹坑9。
[对准标记]
另外，IC芯片1和电路基板14设置有通过重叠而进行IC芯片1对电路基板14的对准的未图示的对准标记。基板侧对准标记和IC侧对准标记可以使用通过组合而取得电路基板14与IC芯片1的对准的各种标记。由于电路基板14的输入输出端子的配线间距、IC芯片1的输出凸块3、输入凸块5的细间距化的进展，因此IC芯片1与电路基板14往往要求高精度的对准调整。
此外，通过使用凹坑9作为IC芯片1侧的对准标记，例如在进行大概的对位后，以另行设置的对准标记进行微修正，从而也可以实现对准工序的效率化。
[虚设凸块]
此外，关于IC芯片1，只要凸块布置、制造工时的限制上允许，就可以在输出凸块区域4与输入凸块区域6之间适当设置排列有不用于信号等的输入输出的所谓虚设凸块的虚设凸块区域。
[粘接剂]
作为将IC芯片1与电路基板14连接的粘接剂，可以适合使用各向异性导电膜30。如图10(A)所示，各向异性导电膜30通常为在作为基材的基础膜31上层叠含有导电性粒子32的粘合剂树脂33而得到。如图1所示，各向异性导电膜30是为了如下目的而使用的：通过使粘合剂树脂33介于电路基板14与IC芯片1之间，从而使电路基板14与IC芯片1连接，并且利用输出凸块3、输入凸块5与输出端子16、输入端子17夹持导电性粒子32，使其导通。
粘合剂树脂33的粘接剂组合物包含通常的粘合剂成分，该通常的粘合剂成分例如含有膜形成用树脂、热固性树脂、潜在性固化剂、硅烷偶联剂等。
作为膜形成用树脂，优选平均分子量为10000～80000左右的树脂，特别是可举出环氧树脂、改性环氧树脂、氨基甲酸酯树脂、苯氧基树脂等各种树脂。其中，从膜形成状态、连接可靠性等观点考虑优选为苯氧基树脂。
作为热固性树脂，没有特别限定，可以使用例如市售的环氧树脂、丙烯酸系树脂等。
作为环氧树脂，没有特别限定，可举出例如萘型环氧树脂、联苯型环氧树脂、苯酚酚醛清漆型环氧树脂、双酚型环氧树脂、茋型环氧树脂、三苯酚甲烷型环氧树脂、苯酚芳烷基型环氧树脂、萘酚型环氧树脂、二环戊二烯型环氧树脂、三苯基甲烷型环氧树脂等。它们可以是单独的，也可以为2种以上的组合。
作为丙烯酸系树脂，没有特别限制，可以根据目的适当选择丙烯酸系化合物、液状丙烯酸酯等。可以举出例如丙烯酸甲酯、丙烯酸乙酯、丙烯酸异丙酯、丙烯酸异丁酯、环氧丙烯酸酯、乙二醇二丙烯酸酯、二甘醇二丙烯酸酯、三羟甲基丙烷三丙烯酸酯、二羟甲基三环癸烷二丙烯酸酯、四亚甲基二醇四丙烯酸酯、2-羟基-1,3-二丙烯酰氧基丙烷、2,2-双[4-(丙烯酰氧基甲氧基)苯基]丙烷、2,2-双[4-(丙烯酰氧基乙氧基)苯基]丙烷、二环戊烯基丙烯酸酯、三环癸基丙烯酸酯、三(丙烯酰氧基乙基)异氰脲酸酯、氨基甲酸酯丙烯酸酯等。另外，也可以使用使丙烯酸酯为甲基丙烯酸酯而得的树脂。它们可以单独使用1种，也可以并用2种以上。
作为潜在性固化剂，没有特别限定，可举出加热固化型的固化剂。潜在性固化剂通常不反应，通过根据热、光、加压等用途而选择的各种触发条件来活化，开始反应。热活性型潜在性固化剂的活化方法中，存在通过利用加热的离解反应等生成活性种(阳离子、阴离子、自由基)的方法，在室温附近在环氧树脂中稳定地分散而在高温与环氧树脂相容、溶解、开始固化反应的方法，将分子筛封入型的固化剂在高温溶出而开始固化反应的方法，利用微胶囊的溶出、固化方法等。作为热活性型潜在性固化剂，有咪唑系、酰肼系、三氟化硼-胺配位化合物、锍盐、胺酰亚胺、多胺盐、双氰胺等、它们的改性物，它们可以为单独的，也可以为2种以上的混合体。作为自由基聚合引发剂，可以使用公知的自由基聚合引发剂，其中可以优选使用有机过氧化物。
作为硅烷偶联剂，没有特别限定，可以举出例如环氧系、氨基系、巯基-硫醚系、脲基系等。通过添加硅烷偶联剂，有机材料与无机材料的界面的粘接性提高。
[导电性粒子]
作为粘合剂树脂33所含有的导电性粒子32，可以举出在各向异性导电膜中使用的公知的任何导电性粒子。即，作为导电性粒子，可举出例如镍、铁、铜、铝、锡、铅、铬、钴、银、金等各种金属、金属合金的粒子，在金属氧化物、碳、石墨、玻璃、陶瓷、塑料等的粒子的表面涂布金属而得的粒子，或者，在这些粒子的表面进一步涂布绝缘薄膜而得的粒子等。在树脂粒子的表面涂布金属而得的导电性粒子情况下，作为树脂粒子，可以举出例如环氧树脂、酚树脂、丙烯酸系树脂、丙烯腈-苯乙烯(AS)树脂、苯胍胺树脂、二乙烯基苯系树脂、苯乙烯系树脂等的粒子。导电性粒子32的大小优选为1～10μm，但不限定于此。
关于构成粘合剂树脂33的粘接剂组合物，不限定于这样地含有膜形成用树脂、热固性树脂、潜在性固化剂，硅烷偶联剂等的情况，可以由作为通常的各向异性导电膜的粘接剂组合物而使用的任何材料构成。
这里，作为粘合剂树脂33的最低熔融粘度范围的一例，为10～1×105Pa·s。当然粘合剂树脂33的最低熔融粘度范围不限定于该范围。另外，粘合剂树脂33的最低熔融粘度可以通过使用例如旋转式流变仪(TA instrument公司制)，在升温速度10℃/分钟、测定压力5g保持恒定，使用直径8mm的测定板来测定，从而求出。
关于支持粘合剂树脂33的基础膜31，例如在PET(聚对苯二甲酸乙二醇酯，PolyEthylene Terephthalate)、OPP(取向聚丙烯，Oriented Polypropylene)、PMP(聚-4-甲基戊烯-1，Poly-4-methylpentene-1)、PTFE(聚四氟乙烯，Polytetrafluoroethylene)等上涂布有机硅等剥离剂，防止各向异性导电膜30的干燥，并且维持各向异性导电膜30的形状。
各向异性导电膜30可以通过任何方法来制作，例如可以通过以下的方法来制作。调制含有膜形成用树脂、热固性树脂、潜在性固化剂、硅烷偶联剂、导电性粒子32等的粘接剂组合物。将调制的粘接剂组合物使用棒式涂布机、涂布装置等涂布在基础膜31上，通过烘箱等使其干燥，从而获得在基础膜31上支持了粘合剂树脂33的各向异性导电膜30。
另外，各向异性导电膜30的形状没有特别限定，例如如图10所示，可以制成能够卷绕于卷绕轴36的长带形状，切割成只有规定的长度而使用。此外，各向异性导电膜30可以在粘合剂树脂33的未被基础膜31支持的面层叠有未图示的剥离膜。
[导电粒子不接触型ACF·配置型ACF]
这里，各向异性导电膜30可以适合使用在俯视视图中根据凸块面积、布置而遍布有彼此不接触地独立存在的导电性粒子32的膜。其优选总导电粒子数的95％以上各个独立存在，进一步优选99％以上各个独立存在。有意地使多个导电性粒子32接触并使其单元化，将该单元作为1个来计数。此外，这样的导电粒子32彼此不接触地独立存在的状态可以通过将导电性粒子32有意地配置在规定的位置来制成。
例如，如图13(A)、图13(B)所示，彼此不接触地独立的导电性粒子32在粘合剂树脂33中可以以在俯视视图中粒子间距离被设为不规则的状态遍布，即，以根据方向而不同的距离存在。此外，导电性粒子32以规定的排列图案排列，如图11(A)、图11(B)、图12(A)、图12(B)所示，以四方格子状地规则排列、或以六方格子状地规则排列，从而可以在俯视视图中彼此不接触地独立存在。导电性粒子32的排列图案可以任意地设定，这也可以根据凸块面积、布置来适当设定。
导电性粒子32通过在俯视视图中彼此不接触地独立存在，从而关于各向异性导电膜30，如图14(A)、图14(B)所示，导电性粒子32被无规地分散，与因为形成凝聚体等从而导电性粒子的分布产生疏密的情况相比，各个导电性粒子32被捕捉的概率提高，因此在将相同的高集成IC芯片1进行各向异性连接的情况下，可以使导电性粒子32的配合量减少。由此，在导电性粒子32被无规地分散的情况下，导电性粒子数需要为一定量以上，因此担心在相邻的输出凸块3间、输入凸块5间的间隙产生凝聚体、连结，但通过在俯视视图中为彼此不接触地独立的状态，可以抑制这样的凸块间短路的发生，此外可以使对于输出凸块3、输入凸块5与输出端子16、输入端子17间的导通没有助益的导电性粒子32的数目降低。
此外，由于可以降低导电性粒子32的粒子个数密度，因此关于IC芯片1，可以降低输出凸块3、输入凸块5的高度，可以进一步实现小型化、薄型化。即，连接体20由于导电性粒子32的粒子个数密度变低，因此即使是在狭小化了的相邻的输出凸块3间、输入凸块5间的间隙中，也可以使凸块间短路的发生风险降低。此外，与输出凸块3、输入凸块5的低高度化对应地，可以减薄粘合剂树脂33的厚度，可以降低IC芯片1的推压力，以及通过粘合剂树脂33流入凹坑9内而使IC芯片1的压入量减少，因此可以抑制对导电性粒子32的排列的影响。因此，连接体20由于抑制导电性粒子32的流动且几乎如排列图案那样被推压，因此在细间距化了的输出凸块3、输入凸块5和输出端子16、输入端子17间，也可以捕捉粒子，并且可以减少凸块间短路的发生。
此外，各向异性导电膜30通过在俯视视图中遍布有彼此不接触地独立的导电性粒子32，从而即使在高密度地填充于粘合剂树脂33的情况下，也防止膜面内的导电性粒子32的疏密的发生。因此，如果使用导电性粒子32彼此不接触地独立排列的各向异性导电膜30，则即使是细间距化了的输出端子16、输入端子17、输出凸块3、输入凸块5，也可以提高导电性粒子32的捕捉率。
这样的各向异性导电膜32例如可以通过下述方法等来制造，即：在能够拉伸的片上涂布粘着剂，在其上单层排列导电性粒子32后，使该片以所希望的拉伸倍率拉伸而转印到粘合剂树脂33的方法；使导电性粒子32在基板上排列成规定的排列图案后，向被基础膜31支持的粘合剂树脂33转印导电性粒子32的方法；或在被基础膜31支持的粘合剂树脂33上，隔着设置有与排列图案对应的开口部的排列板而供给导电性粒子32的方法。
[层叠ACF]
这里，如图10(B)所示，本申请涉及的各向异性导电膜优选为将仅由粘合剂树脂33构成的绝缘性粘接剂层34和由含有导电性粒子32的粘合剂树脂33形成的含有导电性粒子的层35层叠而成的构成。关于图10(B)所示的各向异性导电膜36，在基础膜31层叠有绝缘性粘接剂层34，在绝缘性粘接剂层34层叠有含有导电性粒子的层35，将含有导电性粒子的层35侧粘贴于电路基板14，从绝缘性粘接剂层34侧搭载IC芯片1。另外，各向异性导电膜36在含有导电性粒子的层35层叠有未图示的剥离膜，卷绕成筒状而使用。
关于各向异性导电膜36，通过例如绝缘性粘接剂层34的最低熔融粘度比含有导电性粒子的层35的最低熔融粘度低等，从而绝缘性粘接剂层34的流动性比含有导电性粒子的层35的流动性高。因此，各向异性导电膜36介于电路基板14与IC芯片1之间而存在，如果通过热压接工具40被加热推压，则首先熔融粘度低的绝缘性粘接剂层34被填充到电路基板14与IC芯片1之间并且流入凹坑9内。由于熔融粘度高的含有导电性粒子的层35流动性低，因此即使是通过加热推压而粘合剂树脂33在电路基板14与IC芯片1之间熔融的情况，也可抑制导电性粒子32的流动。此外，即使通过先流动并填充到了电路基板14与IC芯片1之间的绝缘性粘接剂层34开始固化反应，也可抑制导电性粒子32的流动。因此，关于连接体20，导电性粒子32不在相邻的输出凸块3之间、输入凸块5之间凝聚而可以使凸块间短路的发生减少。
如果举出绝缘性粘接剂层34、含有导电性粒子的层35和各向异性导电膜36的最低熔融粘度范围的一例，则绝缘性粘接剂层34的最低熔融粘度范围为1～1×104Pa·s，含有导电性粒子的层35的最低熔融粘度范围为10～1×105Pa·s，各向异性导电膜36整体的最低熔融粘度范围为10～1×105Pa·s。当然绝缘性粘接剂层34、含有导电性粒子的层35和各向异性导电膜36的最低熔融粘度范围不限定于这里举出的范围。另外，绝缘性粘接剂层34、含有导电性粒子的层35和各向异性导电膜36的最低熔融粘度可以通过与上述的粘合剂树脂33同样地测定来求出。
另外，各向异性导电膜36可以仅层叠有含有导电性粒子的层35。在该情况下，各含有导电性粒子的层35的流动性可以相同，也可以不同。
另外，流入凹坑9内的粘合剂树脂33的量越增加，即与凹坑9的体积成比例地，流动性高的绝缘性粘接剂层34流入凹坑9内，则越可以抑制对含有导电性粒子的层35的导电性粒子32的影响。因此，相对于假定未形成凹坑9的基板2，形成了凹坑9的基板2可以有效果地抑制导电性粒子32的流动，使粒子捕捉率提高，此外降低凸块间短路的发生率。此外，流入凹坑9内的粘合剂树脂33的量越增加，则缓和电路基板14与IC芯片1之间的应力的能力越提升。
此外，如图11～图13所示，各向异性导电膜36通过在含有导电性粒子的层35中使导电性粒子32在俯视视图中彼此不接触地独立排列，从而在细间距化了的输出凸块3、输入凸块5和输出端子16、输入端子17间，也可以使粒子捕捉率提高，并且导电性粒子32不在相邻的输出凸块3之间、输入凸块5之间凝聚而使凸块间短路的发生减少。此外通过使用这样的各向异性导电膜36，凹坑9带来的树脂流动的降低化的效果可以表现更好效果。即，原因是导电性粒子32的配置带来的捕捉效率的上升、与树脂流动的抑制带来的捕捉时的导电性粒子32的不必要移动的抑制同时发生。
此外，通过在含有导电性粒子的层35中使导电性粒子32在俯视视图中彼此不接触地独立排列，从而导电性粒子32的粒子个数密度变低，因此能够实现输出凸块3、输入凸块5的低高度化，由热压接工具40带来的输出凸块3、输入凸块5的压入量增加，但关于各向异性导电膜36，输出凸块3、输入凸块5对绝缘性粘接剂层34的压入所引起的压力通过粘合剂树脂33流入凹坑9内而被吸收，可以抑制绝缘性粘接剂层34的流动对含有导电性粒子的层35的影响。因此，连接体20由于抑制了排列于含有导电性粒子的层35中的导电性粒子32的流动，因此在细间距化了的输出凸块3、输入凸块5和输出端子16、输入端子17间，也可以确实地捕捉粒子，并且可以使凸块间短路的发生减少。
另外，在上述的实施方式中，作为各向异性导电粘接剂，以将在粘合剂树脂33中适当含有导电性粒子32的热固性树脂组合物成型为膜状而成的粘接膜作为例子进行了说明，但本申请涉及的粘接剂不限定于此，可以为例如仅由粘合剂树脂33形成的绝缘性粘接膜。此外，各向异性导电粘接剂不限定于这样的进行膜成型而成的粘接膜，可以为在粘合剂树脂组合物中分散了导电性粒子32的导电性粘接糊料、或仅由粘合剂树脂组合物形成的绝缘性粘接糊料。本申请涉及的各向异性导电粘接剂也包含上述任一形态。
[连接工序]
接着，对在电路基板14连接IC芯片1的连接工序进行说明。首先，在电路基板14的形成有输出端子16、输入端子17的安装面上暂时粘贴各向异性导电膜30。接着，将该电路基板14载置在连接装置的平台上，在电路基板14的安装面上隔着各向异性导电膜30而配置IC芯片1。
在使用含有导电性粒子的层35与绝缘性粘接剂层34层叠而得的各向异性导电膜36的情况下，将含有导电性粒子的层35侧粘贴于电路基板14，从绝缘性粘接剂层34侧配置IC芯片1。
接着，通过加热到使粘合剂树脂33固化的规定温度的热压接工具40，隔着缓冲材15在成为IC芯片1的推压面的基板2的另一面2b上以规定的压力、时间进行热加压。由此，各向异性导电膜30的粘合剂树脂33显示流动性，从IC芯片1与电路基板14之间流出，并且粘合剂树脂33中的导电性粒子32被夹持在输出凸块3与输出端子16之间、和输入凸块5与输入端子17之间而压溃。
此时，根据应用本申请的IC芯片1，由于在形成有输出凸块3、输入凸块5的基板2的一面2a设置有凹坑9，因此各向异性导电膜30的粘合剂树脂33流入凹坑9内。由此从IC芯片1与电路基板14之间排出的粘合剂树脂33的量减少，可以减少热压接工具40带来的推压力。因此，关于连接体20，热压接工具40引起的负荷减少，可以抑制电路基板14的翘曲，此外可以防止IC芯片1的损伤。此外，关于连接体20，即使通过以更低压力进行压接，也可以在使粘合剂树脂33排出的同时将导电性粒子32充分地夹持。
此外，对于层叠有绝缘性粘接剂层34与含有导电性粒子的层35的各向异性导电膜36，低熔融粘度的绝缘性粘接剂层34先填充到IC芯片1与电路基板14之间并且流入凹坑9内，抑制导电性粒子32的流动。由此，导电性粒子32被捕捉到细间距化了的输出凸块3、输入凸块5与输出端子16、输入端子17之间，并且不在相邻的输出凸块3、输入凸块5间的间隙凝聚，防止凸块间短路。
其结果是，通过在输出凸块3、输入凸块5与输出端子16、输入端子17之间夹持导电性粒子32从而IC芯片1与电路基板14被电连接，在该状态下通过热压接工具40被加热的粘合剂树脂33固化，形成连接体20。
关于连接体20，在输出凸块3、输入凸块5与电路基板14的输出端子16、输入端子17之间所没有的导电性粒子32被分散于粘合剂树脂33中，维持电绝缘的状态。由此，仅在IC芯片1的输出凸块3和输入凸块5与电路基板14的输出端子16、输入端子17之间实现电导通。另外，作为粘合剂树脂，使用自由基聚合反应体系的快速固化型的粘合剂树脂，从而通过短的加热时间也可以使粘合剂树脂快速固化。此外，作为各向异性导电膜30、36，不限于热固化型，只要进行加压连接，则可以使用光固化型或光热并用型的粘接剂。
关于这样的连接体20，通过设置于IC芯片1的凹坑9，粘合剂树脂33的接触面积增加并且通过填充到凹坑9内的粘合剂树脂33而表现锚固效果，从而提高对电路基板14的粘接强度。
此外，连接体20由于通过凹坑9而填充到IC芯片1与电路基板14之间的粘合剂树脂33的树脂体积增加，因此电路基板14与IC芯片1之间的应力进一步被缓和，对电路基板14与IC芯片1的粘接界面的负荷减少，可以防止IC芯片1的剥离。
进一步，关于连接体20，通过电路基板14与IC芯片1之间的应力被缓和，从而还抑制电路基板14的翘曲，因此在电路基板14构成例如LCD面板等显示面板的透明基板的情况下，可以抑制对显示部的翘曲的影响，防止显示不均。

Claims (12)

1.一种电子部件，其具备：基板，设置在所述基板的一面侧且排列有多个电极的电极区域，以及未形成所述电极的非电极区域，
在所述非电极区域形成有一个或多个凹坑。
2.根据权利要求1所述的电子部件，其中，在所述电极区域，所述电极沿着所述基板的相对置的一对侧缘的一侧和另一侧排列，
所述凹坑与所述基板的相对置的一对侧缘平行地形成。
3.根据权利要求1所述的电子部件，其中，所述凹坑形成为槽状。
4.根据权利要求3所述的电子部件，其中，所述凹坑为由直线形成的槽。
5.根据权利要求1～4的任一项所述的电子部件，其中，所述基板形成为矩形，
所述凹坑沿着所述基板的长度方向存在。
6.根据权利要求1～4的任一项所述的电子部件，其中，所述电子部件为IC芯片。
7.根据权利要求6所述的电子部件，其中，所述凹坑面向所述基板的侧面。
8.一种连接体，其是第1电子部件与第2电子部件隔着各向异性导电粘接剂而连接的连接体，
至少一方的所述电子部件具备：基板，设置在所述基板的连接于电路基板上的一面侧且排列有多个电极的电极区域，以及未形成所述电极的非电极区域，
在所述非电极区域，形成有所述各向异性导电粘接剂流入的一个或多个凹坑。
9.根据权利要求8所述的连接体，其中，所述各向异性导电粘接剂中，导电性粒子彼此不接触地独立存在于粘合剂树脂中。
10.根据权利要求8所述的连接体，其中，所述各向异性导电粘接剂中层叠有含有导电性粒子的导电性粘接剂层与不含有所述导电性粒子的绝缘性粘接剂层，并且所述导电性粘接剂层侧粘贴在所述基板的一面。
11.根据权利要求10所述的连接体，其中，所述导电性粘接剂层中，所述导电性粒子独立地排列。
12.一种电子部件的设计方法，其是具备基板、设置在所述基板的一面侧且排列有多个电极的电极区域和未形成所述电极的非电极区域的电子部件的设计方法，
在所述非电极区域形成一个或多个凹坑。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111179750A (zh) * 2019-12-12 2020-05-19 武汉华星光电技术有限公司 显示面板的结构和其制作方法
CN111642058A (zh) * 2020-05-08 2020-09-08 欧菲微电子技术有限公司 电路板、电路板组件及电子设备

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7274810B2 (ja) * 2016-05-05 2023-05-17 デクセリアルズ株式会社 異方性導電フィルム
JP7095227B2 (ja) * 2016-05-05 2022-07-05 デクセリアルズ株式会社 異方性導電フィルム
WO2017191774A1 (ja) * 2016-05-05 2017-11-09 デクセリアルズ株式会社 異方性導電フィルム
JP7274811B2 (ja) * 2016-05-05 2023-05-17 デクセリアルズ株式会社 異方性導電フィルム
DE102019126859A1 (de) * 2019-10-07 2021-04-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Anzeigevorrichtung und Anzeigeeinheit
WO2023190055A1 (ja) * 2022-03-31 2023-10-05 デクセリアルズ株式会社 接続構造体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329806A (ja) * 2001-04-27 2002-11-15 Toshiba Corp 電気回路部品
CN101543147A (zh) * 2006-11-29 2009-09-23 夏普株式会社 配线基板和显示装置
JP2014222701A (ja) * 2013-05-13 2014-11-27 日立化成株式会社 回路部材、接続構造体及び接続構造体の製造方法
WO2015056518A1 (ja) * 2013-10-15 2015-04-23 デクセリアルズ株式会社 異方性導電フィルム

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154876A (ja) * 1997-08-05 1999-02-26 Sony Corp 基板端子の接続構造および接続方法
JP4130746B2 (ja) * 2002-03-28 2008-08-06 旭化成エレクトロニクス株式会社 異方性を有する導電性接着シートおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329806A (ja) * 2001-04-27 2002-11-15 Toshiba Corp 電気回路部品
CN101543147A (zh) * 2006-11-29 2009-09-23 夏普株式会社 配线基板和显示装置
JP2014222701A (ja) * 2013-05-13 2014-11-27 日立化成株式会社 回路部材、接続構造体及び接続構造体の製造方法
WO2015056518A1 (ja) * 2013-10-15 2015-04-23 デクセリアルズ株式会社 異方性導電フィルム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111179750A (zh) * 2019-12-12 2020-05-19 武汉华星光电技术有限公司 显示面板的结构和其制作方法
CN111642058A (zh) * 2020-05-08 2020-09-08 欧菲微电子技术有限公司 电路板、电路板组件及电子设备

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