CN107958877A - 衬底结构、封装方法和半导体封装结构 - Google Patents

衬底结构、封装方法和半导体封装结构 Download PDF

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Abstract

衬底结构包含衬底本体、至少一个第一模制区域和至少一个第二模制区域。所述衬底本体具有第一表面以及与所述第一表面相对的第二表面，并且所述衬底本体界定贯穿所述衬底本体的至少一个第一通孔。所述第一模制区域安置在所述衬底主体的所述第一表面上。所述第二模制区域安置在所述衬底本体的所述第二表面上，其中所述第一模制区域通过所述第一通孔与所述第二模制区域连通。

Description

衬底结构、封装方法和半导体封装结构
技术领域
本发明涉及一种衬底结构、封装方法及半导体封装结构，尤其涉及一种能够双面模制的衬底结构，包括所述衬底结构的半导体封装结构及制造所述半导体封装结构的方法。
背景技术
在封装体叠层(package-on-package，“POP”)结构中，单独形成两个封装(例如，顶部封装和底部封装)，然后堆叠(例如，顶部封装堆叠在底部封装上)。由于两个封装每个都包括封装衬底，即，顶部封装包括顶部封装衬底，并且底部封装包括底部封装衬底，所以POP结构的总厚度大，并且无法有效地减小。此外，由于单独形成两个封装(例如，顶部封装和底部封装)再堆叠，所以制造工艺复杂；因此，可以生产的每小时产出量(units per hour，“UPH”)低。此外，两个封装(例如顶部封装和底部封装)之间的电互连是一个问题，特别是当发生封装衬底的翘曲时更是如此。
发明内容
在根据一些实施例的一个方面中，衬底结构包括衬底主体、至少一个第一模制区域和至少一个第二模制区域。所述衬底本体具有第一表面以及与所述第一表面相对的第二表面，且所述衬底本体界定贯穿所述衬底本体的至少一个第一通孔。第一模制区域安置在衬底主体的第一表面上。第二模制区域安置在衬底本体的第二表面上，其中第一模制区域通过第一通孔与第二模制区域连通。
在根据一些实施例的另一方面中，一种封装方法包括：(a)提供衬底结构，其中所述衬底结构包括衬底本体、至少一个第一模制区域和至少一个第二模制区域，所述衬底本体具有第一表面以及与所述第一表面相对的第二表面，且所述衬底本体界定贯穿所述衬底本体的至少一个第一通孔，所述第一模制区域安置于所述衬底本体的所述第一表面上，并且所述第二模制区域安置于所述衬底本体的所述第二表面上；(b)提供第一塑封模具和第二塑封模具，其中所述衬底结构夹在所述第一塑封模具和所述第二塑封模具之间，所述第一塑封模具界定对应于所述衬底的所述第一模制区域的至少一个第一腔体，所述第二塑封模具界定对应于所述衬底结构的所述第二模制区域的至少一个第二腔体，其中所述第一腔体通过所述第一通孔与所述第二腔体连通；以及(c)将密封剂施加到所述第一腔体和所述第二腔体，其中所述密封剂覆盖所述第一模制区域和所述第二模制区域，并且所述密封剂流过所述第一通孔。
在根据一些实施例的另一方面中，一种半导体封装结构包括衬底本体、至少一个第一芯片、至少一个第一密封剂、至少一个第二芯片、至少一个第二密封剂和至少一个第三密封剂。所述衬底本体具有第一表面以及与所述第一表面相对的第二表面，且所述衬底本体界定贯穿所述衬底本体的至少一个第一通孔。第一芯片安置在衬底本体的第一表面上。第一密封剂安置于衬底本体的第一表面上并且覆盖第一芯片。第二芯片安置在衬底本体的第二表面上。第二密封剂安置于衬底本体的第二表面上并且覆盖第二芯片。第三密封剂安置于第一贯通孔内，并连接第一密封剂与第二密封剂。第三密封剂、第一密封剂和第二密封剂一体成型。
附图说明
图1示出根据本发明的一或多个实施例的衬底结构的俯视图。
图2示出沿图1的衬底结构的线2-2截取的剖面图。
图3示出根据本发明的一或多个实施例的衬底结构的俯视图。
图4示出图3的衬底结构的仰视图。
图5示出沿图4的线5-5截取的剖面图。
图6示出根据本发明的一或多个实施例的衬底结构的仰视图。
图7示出沿图6的线7-7截取的截面图。
图8示出根据本发明的一或多个实施例的衬底结构的俯视图。
图9示出图8的衬底结构的仰视图。
图10示出沿图9的线10-10截取的剖面图。
图11示出根据本发明的一或多个实施例的半导体封装结构的透视图。
图12示出沿着图11的线12-12截取的剖面图。
图13示出根据本发明的一或多个实施例的半导体封装结构的俯视透视图。
图14示出图13的半导体封装结构的仰视透视图。
图15示出沿图13的线15-15截取的剖面图。
图16示出根据本发明的一或多个实施例的半导体封装结构的俯视透视图。
图17示出图16的半导体封装结构的仰视透视图。
图18示出沿着图16的线18-18截取的剖面图。
图19、图20、图21、图22和图23示出根据本发明的一或多个实施例的封装方法。
图24、图25、图26、图27、图28和图29示出根据本发明的一或多个实施例的封装方法。
图30示出根据本发明的一或多个实施例的封装方法。
图31、图32、图33、图34、图35和图36示出根据本发明的一或多个实施例的封装方法。
具体实施方式
为了解决POP结构的问题，在衬底上执行双面模制技术(dual side moldingtechnique)。在双面模制中，上模制化合物(upper molding compound)和下模制化合物(lower molding compound)可以在不同的时间形成在印刷电路板(“PCB”)衬底上。例如，在PCB衬底的顶表面上形成上模制化合物，然后在上模制化合物固化之后，在PCB衬底的底表面上形成下模制化合物，然后固化。因此，在两个不同的时间进行至少两个热处理；因此，由于在不同时间的两个模制过程，因此制造成本高。此外，UPH仍然低，并且在模制化合物的固化过程期间对PCB衬底的翘曲控制仍然是个问题。
本发明提供了具有多个通孔的改进的衬底结构以及封装方法的改进技术。本发明的半导体衬底和技术适用于多个模制(moldings)同时固化的双面模制。特别地，通孔可以设计在特定位置。通孔的一端的开口可以在衬底结构的第一表面上的第一模制区域(firstmold area)内，并且通孔的另一端的开口可以在衬底结构的第二表面上的第二模制区域(second mold area)内。也就是说，第一模制区域可以通过通孔与第二模制区域连通(例如，流体连通)。因此，在模制过程(molding process)期间，密封剂(encapsulant)可以安置在第一模制区域上，并且可以通过通孔进入第二模制区域。然后，可以同时固化第一模制区域上、通孔中和第二模制区域上的密封剂。因此，可以进行单次的热处理，并且在模制化合物(molding compound)的固化过程期间衬底结构不太可能变形。
图1示出根据本发明的一或多个实施例的衬底结构1的俯视图。图2示出沿图1的衬底结构1的线2-2截取的剖面图。衬底结构1可以是封装衬底(package substrate)，并且可以包含衬底主体10、第一电路层111、第二电路层112、至少一个第一模制区域12、至少一个第二模制区域14、至少一个第一芯片接合区域(first chip bonding area)16和至少一个第二芯片接合区域(second chip bonding area)18。如图1所示，衬底结构1可为条型(strip type)衬底结构。可替代地，衬底结构1可以是面板型(panel type)衬底结构。应当注意，图1示出衬底结构1的左部分，其可以与衬底结构1的右部分对称。
衬底主体10的材料可以包括玻璃增强环氧树脂材料(例如FR4)、双马来酰亚胺三嗪(bismaleimide triazine,“BT”)、环氧树脂、硅、印刷电路板(“PCB”)材料、玻璃或陶瓷。衬底本体10具有第一表面101以及与第一表面101相对的第二表面102，并且衬底本体10界定至少一个第一通孔131，所述至少一个第一通孔131贯穿衬底本体10。第一电路层111可安置在邻近衬底本体10的第一表面101处。在一或多个实施例中，第一电路层111可以安置在衬底本体10的第一表面101上，或者第一电路层111可以安置在衬底本体10的第一表面101中并从其暴露。第二电路层112可安置在邻近衬底本体10的第二表面102处。在一或多个实施例中，第二电路层112安置在衬底本体10的第二表面102上，或者第二电路层112可安置在衬底本体10的第二表面102中并从其暴露。第一电路层111可以电连接到第二电路层112。
第一模制区域12和第二模制区域14是在随后的模制过程中可以被密封剂覆盖的指定区域。第一模制区域12可以安置在衬底主体10的第一表面101上，并且第二模制区域14可以安置在衬底主体10的第二表面102上。在图1和2所示的一或多个实施例中，第一模制区域12的尺寸可以基本上等于第二模制区域14的尺寸，并且第一模制区域12的位置可以基本上对应于第二模制区域14的位置；例如，从图1的俯视图，第一模制区域12的边界可以基本上与第二模制区域14的边界重叠。然而，在其它实施例中，第一模制区域12的尺寸可以不同于第二模制区域14的尺寸，且/或第一模制区域12的位置可以不对应于第二模制区域14的位置。
第一模制区域12可以通过第一通孔131与第二模制区域14连通(例如，流体连通)。衬底本体10的第一表面101上第一通孔131的一端的第一开口1311可位于衬底结构1的第一表面101上的第一模制区域12内，且衬底结构10的第二表面102上的第一通孔131的另一端的第二开口1312可位于衬底结构1的第二表面102上的第二模制区域14内。因此，在模制过程期间，密封剂可以覆盖第一模制区域12，并且还可以通过第一通孔131进入第二模制区域14。换句话说，第一通孔131可以允许密封剂流过，并且第一通孔131可以形成密封剂的流路的一部分。
如图1所示，衬底结构1可以包括沿着衬底结构1的长边缘的方向布置的三行第一通孔131。在一或多个实施例中，衬底结构1可以包括一行或两行第一通孔131，或多于三行的第一通孔131。
第一芯片接合区域16和第二芯片接合区域18可以是安置半导体芯片和/或其它半导体元件(例如，无源元件)的指定区域。例如，一个第一芯片接合区域16可以包括至少一个半导体芯片和/或至少一个其它半导体元件(例如，无源元件)。一个第一芯片接合区域16可以对应于一个第二芯片接合区域18，并且两者可以在单体过程(singulation process)之后包括在单个封装单元(single package unit)中。
第一芯片接合区域16可以安置在衬底本体10的第一表面101上，并且第一芯片接合区域16和第一通孔131可位于第一模制区域12内，并且第一通孔131可以位于第一芯片接合区域16的外部。第二芯片接合区域18可以安置在衬底本体10的第二表面102上，并且第二芯片接合区域18和第一通孔131可以位于第二模制区域14内，并且第一通孔131可位于第二芯片接合区域18的外部。如图1和2所示的一或多个实施例中，第一芯片接合区域16的尺寸基本上等于第二芯片接合区域18的尺寸，并且第一芯片接合区域16的位置基本上对应于第二芯片接合区域18的位置。然而，在其它实施例中，第一芯片接合区域16的尺寸可以不同于第二芯片接合区域18的尺寸，且/或第一芯片接合区域16的位置可以不对应于第二芯片接合区域18的位置。
在图1和2所示的一或多个实施例中，一个第一模制区域12包括4×3阵列的第一芯片接合区域16，并且一个第二模制区域14包括4×3阵列的第二芯片接合区域18。此外，第一通孔131是狭槽型(slot type)(例如，沿着一个方向可以比沿着另一个正交方向更长)，并且第一通孔131的长度L1可以在第一芯片接合区域16的长度L2的大约三分之一到大约一半的范围内。
在图1和2所示的一或多个实施例中，衬底结构1还界定至少一个第二通孔132、至少一个排气通孔133和至少一个定位孔134。如图1所示，衬底结构1可以界定一行第二通孔132、一行排气通孔133和一行定位孔134。第二通孔132可以贯穿衬底本体10，并且第二通孔132可以位于第一模制区域12和第二模制区域14的外部。在一些实施例中，第二通孔132沿着与第一通孔131的安置方向平行的方向布置。在模制过程期间，密封剂可以进入第二通孔132，从而平衡衬底结构10的第一表面101上和衬底结构10的第二表面102上的密封剂的量。
排气通孔133可以贯穿衬底主体10，并且排气通孔133可以位于第一模制区域12和第二模制区域14的外部。在一些实施例中，排气通孔133沿着与第一通孔131的安置方向平行的方向布置，且位于与第二通孔132相对的位置。在模制过程期间，排气通孔133可与塑封模具(mold chase)的排气通道对齐以便排出塑封模具的腔体中的空气。定位孔134可以贯穿衬底主体10，并且定位孔134可以位于第一模制区域12和第二模制区域14的外部。在一些实施例中，定位孔134沿着与第一通孔131的安置方向平行的方向布置，并且位于最靠近衬底结构1的边缘的位置处。当塑封模具夹持衬底结构1时，塑封模具的定位销将插入到定位孔134中以进行定位。
图3示出根据本发明的一或多个实施例的衬底结构1a的俯视图。图4示出图3的衬底结构1a的仰视图。图5示出沿图4的线5-5截取的剖面图。衬底结构1a可以类似于图1和2所示的衬底结构1的一部分，但衬底结构1a还包括在第二模制区域14中的多个非模制区域(non-molding areas)15。非模制区域15可以是在随后的模制过程中密封剂不覆盖的指定区域。此外，第一芯片接合区域16a的尺寸可以不同于第二芯片接合区域18a的尺寸，并且第一芯片接合区域16a的位置可以对应于第二芯片接合区域18a的位置；例如，第一芯片接合区域16a可以从俯视图或仰视图至少部分地与第二芯片接合区域18a重叠。如图4所示，每个非模制区域15可以对应于每个第二芯片接合区域18a。可以理解的是，衬底结构1a还可以以类似于图1和2所示的方式界定第二通孔132、通气孔133和定位孔134。
图6示出根据本发明的一或多个实施例的衬底结构1b的仰视图。图7示出沿图6的线7-7截取的截面图。衬底结构1b可以类似于在一些方面中图3和5所示的衬底结构1a，但是不同之处至少在于，非模制区域15a的尺寸和位置可以不同于图3和5所示的非模制区域15。注意，衬底结构1b的俯视图类似于图3的衬底结构1a的俯视图。如图6和7所示，非模制区域15a的尺寸可以等于四个非模制区域15(图4)的尺寸的总和，并且一个非模制区域15a可以至少部分地被四个第二芯片接合区域18b包围。此外，任何两个相邻的第二芯片接合区域18b可以具有彼此镜像反射的关系，如图6所示。可以理解，衬底结构1b还可以界定第二通孔132、排气通孔133和定位孔134，如图1和2所示。
图8示出根据本发明的一或多个实施例的衬底结构1c的俯视图。图9示出图8的衬底结构1c的仰视图。图10示出沿图9的线10-10截取的剖面图。衬底结构1c可以类似于在一些方面中图1和2所示的衬底结构1，但是至少在第二模制区域14a的尺寸和位置方面可以不同。注意，图8所示的衬底结构1c的俯视图可以在一些方面基本上类似于图1所示的衬底结构1的俯视图。如图8所示，第一芯片接合区域16c和第一通孔131可位于第一模制区域12内，且第一通孔131中的至少一个可对应于第一芯片接合区域16c中相应的一个。如图9所示，第二模制区域14a可以彼此分离，并且每个第一通孔131可以位于对应的第二模制区域14a内。也就是说，每个第二模制区域14a可以是单独的模制区域，并且两个相邻的第二模制区域14a可以通过间隙间隔开。应当理解，在模制过程中，第二模制区域14a之间的间隙可以不被密封剂覆盖。
每个第二芯片接合区域18c可以位于第二模制区域14a中的对应一个中。如图10所示，一个第一模制区域12可以对应于多个第二模制区域14a和多个第一通孔131，并且所有第一通孔131可以与第一模制区域12连通。在一或多个实施例，第一芯片接合区域16c的位置对应于第二芯片接合区域18c的位置，并且第一芯片接合区域16c的尺寸大于第二芯片接合区域18c的尺寸。可以理解，衬底结构1c还可以界定第二通孔132、排气通孔133和定位孔134，如图1和2所示。
图11示出根据本发明的一或多个实施例的半导体封装结构2的透视图。图12示出沿着图11的线12-12截取的剖面图。半导体封装结构2可包括衬底本体10、至少一个第一芯片26、至少一个第一无源元件27、至少一个第一密封剂22、至少一个第二芯片28、至少一个第二无源元件29和至少一个第二密封剂24。衬底主体10可以从图1和2的衬底结构1的衬底主体10切割出，并且可以包括第一表面101、与第一表面101相对的第二表面102和四个侧表面103。第一芯片26和第一无源元件27可以安置在衬底主体10的第一表面101上(例如，在第一芯片接合区域16内)，并电连接到第一电路层111。第一密封剂22可以安置在衬底主体10的第一表面101上，并且可以覆盖第一芯片26和第一无源元件27。第一密封剂22可具有四个侧表面221。
第二芯片28和第二无源元件29可以安置在衬底本体10的第二表面102上(例如，在第二芯片接合区域18内)，并且可以电连接到第二电路层112。第二密封剂24可安置在衬底本体10的第二表面102上，且可覆盖第二芯片28及第二无源元件29。第二密封剂24可具有四个侧面241。第一密封剂22的尺寸可以基本上等于第二密封剂24的尺寸，使得衬底本体10、第一密封剂22和第二密封剂24的四个侧表面103、221、241基本上共面。在一或多个实施例中，第一密封剂22和/或第二密封剂24还可以包括穿透第一密封剂22或第二密封剂24的至少一个导电通孔(未示出)，其可以形成电连接衬底主体10用于外部连接的路径。在其它实施例中，被第一密封剂22和/或第二密封剂24覆盖的至少一个导电柱或导电球(未示出)可以安置在衬底本体10上，并且可以电连接到衬底本体10用于外部连接。如图11和12所示，半导体封装结构2从俯视图看为矩形；然而，在一或多个实施例中，半导体封装结构2可以从俯视图看是不规则形状，并且第一芯片接合区域16可以是不规则形状。
图13示出根据本发明的一或多个实施例的半导体封装结构2a的俯视透视图。图14示出图13的半导体封装结构2a的仰视透视图。图15示出沿图13的线15-15截取的剖面图。半导体封装结构2a类似于图11和12所示的半导体封装结构2的一部分，但是不同之处至少在于，衬底本体10还包括在其第二表面102上的暴露区域30。暴露区域30可以保留不被第二密封剂24覆盖，并且可以由衬底本体10的第二表面102和第二密封剂24的两个内表面242所界定。暴露区域30可以由第二密封剂24的凹槽所界定。
衬底主体10可以从图3至5的衬底结构1a的衬底主体10切割出，并且暴露区域30可以是非模制区域15。然而，衬底主体10可以从图6和7的衬底结构1b切割出，并且暴露区域30可以从非模制区域15切割出。此外，第一芯片接合区域16a的尺寸可以不同于第二芯片接合区域18a的尺寸。暴露区域30可以用于芯片、无源元件、连接器或要安置在其上的触点(contact)，或用于外部连接。可替代地，暴露区域30可以容纳另一元件的角落部分(cornerportion)或突出部分。
图16示出根据本发明的一或多个实施例的半导体封装结构2b的俯视透视图。图17示出图16的半导体封装结构2b的仰视透视图。图18示出沿着图16的线18-18截取的剖面图。半导体封装结构2b可以类似于在一些方面中图11和12所示的半导体封装结构2，但是至少在第二密封剂24的尺寸上可以不同。衬底本体10可以从图8至10的衬底结构1c的衬底本体10切割出。如图16、17和18所示，衬底本体10可界定贯穿衬底本体10的第一通孔131的大约一半，且第一通孔131可从衬底本体10的侧表面103暴露出(例如，第一通孔131可具有位于侧表面103上的开口)。第一密封剂22的尺寸可以不同于第二密封剂24的尺寸。在一或多个实施例中，如图16、17和18所示，第一密封剂22的尺寸可以基本上等于衬底本体10的尺寸，并且可以大于第二密封剂24的尺寸的例如至少约两倍、至少约三倍或至少约四倍，暴露大部分的第二表面102。在其它实施例中，第二密封剂24的尺寸基本上等于衬底主体10的尺寸，并且大于第一密封剂22的尺寸的例如至少约两倍、至少约三倍或至少约四倍的，使得第一表面101的大部分暴露。
半导体封装结构2b还可以包括安置在第一通孔131中的第三密封剂32。第三密封剂32连接第一密封剂22和第二密封剂24，并且第三密封剂32、第一密封剂22和第二密封剂24可以一体地形成。因此，在第三密封剂32、第一密封剂22和第二密封剂24之间可以没有边界。第三密封剂32可以具有侧表面321，并且衬底本体10的侧表面103、221、241、321、第一密封剂22、第二密封剂24和第三密封剂32可以基本上共面。在一些实施例中，从衬底本体10的侧表面103暴露的第一通孔131和第三密封剂32可以用作用于放置半导体封装结构2b的定向标记。
图19至23示出根据本发明的一或多个实施例的封装方法。参考图19，提供衬底结构1。在这些实施例中，衬底结构1可以类似于图1和2中所示的衬底结构1，其中衬底结构1包括衬底本体10、第一电路层111、第二电路层112、第一模制区域12、第二模制区域14、第一芯片接合区域16以及第二芯片接合区域18。衬底本体10可具有第一表面101和与第一表面101相对的第二表面102，并且可界定贯穿衬底本体10的至少一个第一通孔131。第一电路层111可安置在邻近衬底本体10的第一表面101处。第二电路层112可安置在邻近衬底本体10的第二表面102处。
第一模制区域12和第二模制区域14可以是在随后的模制过程中密封剂将覆盖的指定区域。第一模制区域12可以安置在衬底主体10的第一表面101上，并且第二模制区域14可以安置在衬底主体10的第二表面102上。在图19至23所示的一或多个实施例中，第一模制区域12的尺寸可以基本上等于第二模制区域14的尺寸，并且第一模制区域12的位置可以基本上对应于第二模制区域14的位置。第一模制区域12可以通过第一通孔131与第二模制区域14连通。
第一芯片接合区域16可以安置在衬底本体10的第一表面101上，其中第一芯片接合区域16和第一通孔131可以位于第一模制区域12内，并且第一通孔131可以位于第一芯片接合区域16的外部。第二芯片接合区域18可以安置在衬底本体10的第二表面102上，其中第二芯片接合区域18和第一通孔131可以位于第二模制区域14内，并且第一通孔131可以位于第二芯片接合区域18的外部。
衬底结构1还可以界定至少一个第二通孔132、至少一个排气通孔133和至少一个定位孔134。在一或多个实施例中，衬底结构1可以界定一行第二通孔132、一行排气通孔133和一行定位孔134。第二通孔132、排气通孔133和定位孔134都可以贯穿衬底主体10。第二通孔132可以位于第一模制区域12和第二模制区域14的外部。排气通孔133可以位于第一模制区域12和第二模制区域14的外部。定位孔134可以位于第一模制区域12和第二模制区域14的外部。
然后，第一芯片26和第一无源元件27可以接合在衬底主体10的第一表面101上的第一芯片接合区域16上，以便电连接到第一电路层111。第二芯片28和第二无源元件29可以接合在衬底主体10的第二表面102上的第二芯片接合区域18上，以便电连接到第二电路层112。
参考图20，提供第一塑封模具40、第二塑封模具42和夹具44。衬底结构1可夹在第一塑封模具40和第二塑封模具42之间。在所示的一或多个实施例中，夹具44可安置在衬底本体10的第一表面101上，用于将衬垫结构1夹持在第二塑封模具42上。然而，在一些实施例中，夹具44可以省略。第一塑封模具40可以界定对应于衬底结构1的第一模制区域12的至少一个第一腔体401，并且第二塑封模具42可以界定对应于衬底1的第二模制区域14的至少一个第二腔体421。第一腔体401可以通过第一通孔131与第二腔体421连通。在所描述的一或多个实施例中，第一腔体401的尺寸基本上等于第二腔体421的尺寸。
如图20所示，第一塑封模具40还可以界定入口腔402、至少一个第一凹部403和至少一个排气通道404。第一凹部403可以对应于衬底结构1的第二通孔132，并且可以与第一腔体401和入口腔402连通。第二塑封模具42还可以界定与衬底结构1的第二通孔132相对应的至少一个第二凹部422，所述至少一个第二凹部422与第二腔体421连通。
应当注意，在一些实施例中，当第一塑封模具40和第二塑封模具42夹紧衬底结构1时，第一塑封模具40或第二塑封模具42的定位销可以插入到定位孔134(图1)用于定位。
参考图21，可以执行模制过程。密封剂46可以施加到第一腔体401和第二腔体421。密封剂46的材料可以是模制化合物，例如分散在树脂中的填料，其可以以熔融或流体形式施加。在模制过程开始时，可以将密封剂46注入到衬底本体10的第一表面101上方的第一塑封模具40的入口腔402。然后，密封剂46可以进入第一凹部403，并且可以通过第二通孔132进入第二凹部422，这可以帮助平衡衬底结构10的第一表面101上的密封剂46的量和衬底结构10的第二表面102上的密封剂46的量。然后，密封剂46可以进入第一腔体401以覆盖第一模制区域12、第一芯片26和第一无源元件27，以便形成第一密封剂22。同时，密封剂46还可以进入第二腔体421，以通过第一通孔131覆盖第二模制区域14，以便形成第二密封剂24。也就是说，密封剂46可以流过第一通孔131，并且每个第一通孔131可以构成密封剂46的流动路径的一部分。由于第一通孔131可以用于密封剂46流过，因此可以有效地减小由密封剂46的流动引起的空隙。
在模制过程期间，排气通孔133可以与第一塑封模具40的排气通道404对齐，以便排出第一腔体401和第二腔体421中的空气。因此，可以有效地减少衬底结构1和由密封剂46的流动引起的空隙。
参考图22和23，可以移除第一塑封模具40、第二塑封模具42和夹具44。图22示出根据本发明的一或多个实施例的具有密封剂46的衬底结构1的俯视图。图23示出沿图22的衬底结构1的线23-23截取的剖面图。第一密封剂22可以覆盖多个第一芯片接合区域16，其对应于由第二密封剂24覆盖的第二芯片接合区域18。然后，具有密封剂46的衬底结构1可以例如沿切割线50由刀片切割。切割线50可以位在芯片接合区域16、18之间以及芯片接合区域16、18和第一通孔131之间，以便获得类似于图11和12所示的半导体封装结构2的一或多个半导体封装。在图22所示的一或多个实施例中，切割线50可以包括切割线50a、50b，以允许去除第二行第一通孔131。在这种情况下，第二行芯片接合区域16和第三行芯片接合区域16之间的空间可以被切割两次。可替代地，在例如刀片的宽度大于切割线50a、50b之间的间隙的情况下，第二行芯片接合区域16和第三行芯片接合区域16之间的空间可以被切割一次。
在这些一或多个实施例中，在模制过程期间，密封剂46可以安置在第一模制区域12上，并且还可以通过第一通孔131进入第二模制区域14。然后，第一模制区域12上的第一密封剂22和第二模制区域14上的第二密封剂24同时固化。因此，可以进行单次热处理(尽管在一些情况下可能有进一步热处理的原因)，并且衬底结构1在模制化合物的固化过程期间不太可能变形。此外，制造时间减少，并且提高UPH。
图24至29示出根据本发明的一或多个实施例的封装方法。参考图24，提供衬底结构1a。在这些一或多个实施例中，衬底结构1a在一些方面中可类似于图3至5所示的衬底结构1a。衬底结构1a在一些方面可类似于图19所示的衬底结构1，但是不同之处可以至少在于，衬底结构1a还包括第二模制区域14中的多个非模制区域15。此外，第一芯片接合区域16a的尺寸可以不同于第二芯片接合区域18a，并且第一芯片接合区域16a的位置可以对应于第二芯片接合区域18a的位置。如图24所示，每个非模制区域15可以对应于每个第二芯片接合区域18a，并且一个非模制区域15和一个第二芯片接合区域18a可以一起对应于一个第一芯片接合区域16a。可以理解，衬底结构1a还可以界定第二通孔132、排气通孔133和定位孔134，如图19所示。
然后，第一芯片26和第一无源元件27可以接合在衬底主体10的第一表面101上的第一芯片接合区域16a上，以便电连接到第一电路层111。第二芯片28和第二无源元件29可以接合在衬底主体10的第二表面102上的第二芯片接合区域18a上，以便电连接到第二电路层112。在一或多个实施例中，非模制区域15上没有安置芯片和无源元件。在另一实施例中，一或多个芯片、一或多个无源元件、一或多个连接器或触点可以安置在非模制区域15上。
参考图25，提供第一塑封模具40、第二塑封模具42和夹具44，其可以类似于如图20所示的第一塑封模具40、第二塑封模具42和夹具44。衬底结构1a可以夹在第一塑封模具40和第二塑封模具42之间。在这些一或多个实施例中，第一腔体401的尺寸可以不同于第二腔体421的尺寸，例如，第二塑封模具42还可以包括多个突出销422。每个突出销422可以接触每个非模制区域15，使得密封剂46在随后的模制过程中不会覆盖非模制区域15。注意，第二腔体421中的所有位置(除了突出销422之外)可以彼此连通。
参考图26，可以执行模制过程。密封剂46可以施加到第一腔体401和第二腔体421。密封剂46可以进入第一腔体401以覆盖第一模制区域12、第一芯片26和第一无源元件27，以便形成第一密封剂22。同时，密封剂46还可以进入第二腔体421，以通过第一通孔131覆盖第二模制区域14，以便形成第二密封剂24。注意，密封剂46不覆盖非模制区域15。
参考图27至29，可以移除第一塑封模具40、第二塑封模具42和夹具44。图27示出根据本发明的一或多个实施例的具有密封剂46的衬底结构1a的俯视图。图28示出根据本发明的一或多个实施例的具有密封剂46的衬底结构1a的仰视图。图29示出沿着图28的线29-29截取的剖面图。第一密封剂22可以覆盖对应于由第二密封剂24覆盖的第二芯片接合区域18的多个第一芯片接合区域16。第一密封剂22的尺寸可以不同于第二密封剂24的尺寸，因为例如第二密封剂24还可以界定对应于非模制区域15的多个暴露区域30，以暴露衬底本体10的第二表面102的多个部分。然后，具有密封剂46的衬底结构1a可以例如沿着切割线50由刀片切割。切割线50可以位在芯片接合区域16a、18a之间以及位在芯片接合区域16a、18a和第一通孔131之间，以便获得类似于图13至15所示的半导体封装结构2a的一或多个半导体封装结构。
图30示出根据本发明的一或多个实施例的封装方法。本实施例的封装方法在一些方面可类似于图24至29所示的封装方法，但不同之处可以至少在于使用衬底结构1b(图6和7)，其中非模制区域15a的尺寸可以是四个非模制区域15(图4)之和，并且一个非模制区域15a可以被四个第二芯片接合区域18b包围。此外，如图30所示，两个相邻的第二芯片接合区域18b可以具有彼此镜像反射的关系。图30示出根据本发明的一或多个实施例的具有密封剂的衬底结构1b的仰视图。然后，可以通过例如沿着切割线50由刀片切割具有密封剂的衬底结构1b。所得到的第二密封剂24可以界定对应于非模制区域15的多个暴露区域，以暴露出衬底本体10的第二表面102的多个部分。一些切割线50可以穿过暴露区域(非模制区域15)，以便获得图13至15所示的半导体封装结构2a。
图31至36示出根据本发明的一或多个实施例的封装方法。参考图31，提供衬底结构1c。在这些一或多个实施例中，衬底结构1c可以与图8至10所示的衬底结构1c相同。衬底结构1c在一些方面中类似于如图19所示的衬底结构1，但是至少在第二模制区域14a的尺寸和位置方面可以不同。第二模制区域14a可以彼此分离，并且每个第一通孔131可以位于对应的第二模制区域14a内。也就是说，每个第二模制区域14a可以是单独的模制区域，并且两个相邻的第二模制区域14a可以通过间隙间隔开。
每个第二芯片接合区域18c可以位于第二模制区域14a中的对应一个内。如图31所示，一个第一模制区域12可以对应于多个第二模制区域14a和多个第一通孔131，并且所有第一通孔131可以与第一模制区域12连通。应当理解，衬底结构1c还可以以类似于图19所示的方式界定第二通孔132、排气通孔133和定位孔134。
然后，第一芯片26和第一无源元件27可以接合在衬底主体10的第一表面101上的第一芯片接合区域16c上，以便电连接到第一电路层111。第二芯片28和第二无源元件29可以接合在衬底主体10的第二表面102上的第二芯片接合区域18c上，以便电连接到第二电路层112。注意，第二模制区域14a之间的间隙可以是没有安置芯片或无源元件的非模制区域。
参考图32，提供第一塑封模具40、第二塑封模具42和夹具44，它们类似于如图19所示的第一塑封模具40、第二塑封模具42和夹具44。衬底结构1c可以夹在第一塑封模具40和第二塑封模具42之间。在这些一或多个实施例中，第二塑封模具42可以界定多个第二腔体421，并且对应于第一模制区域12的第一腔体401的尺寸可以不同于对应于第二模制区域14a的第二腔体421的尺寸。在一些情况下，第二腔体421可以不与彼此连通，或者可以不与彼此直接连通，并且所有第二腔体421可以通过第一通孔131与第一腔体401连通。
参考图33，可以执行模制过程。密封剂46可以施加到第一腔体401和第二腔体421。密封剂46可以进入第一腔体401以覆盖第一模制区域12、第一芯片26以及第一无源元件27，以便形成第一密封剂22。同时，密封剂46还可以进入第二腔体421以通过第一通孔131覆盖第二模制区域14，以便形成第二密封剂24。应当理解，在一些情况下，第二腔体421之间的空间可以在模制过程中不被密封剂46覆盖。
参考图34至35，移除第一塑封模具40、第二塑封模具42和夹具44。图34示出根据本发明的一或多个实施例的具有密封剂46的衬底结构1c的俯视图。图35示出根据本发明的一或多个实施例的具有密封剂46的衬底结构1c的仰视图。图36示出沿着图35的线36-36截取的剖面图。第一密封剂22可以覆盖多个第一芯片接合区域16c，并且每个第二密封剂24可以覆盖每个第二芯片接合区域18c。第一密封剂22的尺寸可以不同于第二密封剂24的尺寸。然后，具有密封剂46的衬底结构1c可以例如沿着切割线50由刀片切割。一些切割线50可以穿过第一通孔131，以便获得图16至18所示的半导体封装结构2b。
如本文所使用的，除非上下文另外明确指出，否则单数术语“一”、“一个”和“所述”可包括复数指代。
空间描述，例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“更高”、“更低”、“下”、“上”、“上侧”、“下侧”等等，是相对于图中所示的定向所述，除非另有说明。应当理解，本文中使用的空间描述仅仅是为了说明的目的，并且本文所描述的结构的实际实施方案可以以任何定向或方式布置在空间中，只要这样的布置不偏离本发明的实施例的实质。
如本文所使用的，术语“约”、“基本上”、“实质上”和“大约”用于描述和解释小的变化。当与事件或情况一起使用时，术语可以指其中事件或情况精确地发生的情况以及事件或情况发生为接近近似的情况。例如，当与数值结合使用时，所述术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％，小于或等于±4％，小于或等于±3％，小于或等于±2％，小于或等于±1％，小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。例如，如果值之间的差小于或等于值的平均值的±10％，例如小于或等于±5％，小于或等于±4％，小于或等于±3％，小于或等于±2％，小于或等于±1％，小于或等于±0.5％，小于或等于至±0.1％，或小于或等于±0.05％，则两个数值可以被认为是“基本上”相同或相等的。
如果两个表面之间的位移不大于5μm，不大于2μm，不大于1μm或不大于0.5μm，则两个表面可以被认为是共面的或基本共面的。
在一些实施例的描述中，在另一组件“上”安置的组件可以包括前一组件直接在后一组件上(例如，与后一组件物理或直接接触)的情况，以及一或多个中间组件可以位于前一组件和后一组件之间的情况。
此外，在本文中有时以范围格式呈现数量、比率和其它数值。应当理解，这样的范围格式是为了方便和简洁而使用的，并且应当被灵活地理解为包括明确指定为范围的限制的数值，而且包括所有单独的数值或包含在所述范围内的子范围，如同明确指定每个数值和子范围。
尽管已经参照本发明的具体实施例描述和说明本发明，但是这些描述和说明不限制本发明。本领域技术人员应当理解，在不脱离由所附权利要求界定的本发明的真实精神和范围的情况下，可以进行各种改变并且可以替换等同方案。附图可能不一定按比例绘制。由于制造工艺和公差，本发明中的艺术演绎和实际装置之间可能存在区别。可以存在未具体示出的本发明的其它实施例。说明书和附图被认为是说明性的而不是限制性的。可以进行修改以使特定情况、材料、物质组成、方法或过程适应本发明的目的、精神和范围。所有这些修改都在所附权利要求的范围内。虽然已经参照以特定顺序执行的特定操作描述了本文所公开的方法，但是将理解，在不脱离本发明的教导的情况下，可以组合、细分或重新排序这些操作以形成等同方法。因此，除非本文特别指出，操作的顺序和分组不是本发明的限制。

Claims (20)

1.一种衬底结构，其包括：
衬底本体，其具有第一表面以及与所述第一表面相对的第二表面，并且所述衬底本体界定贯穿所述衬底本体的至少一个第一通孔；
至少一个第一模制区域，其安置在所述衬底本体的所述第一表面上；以及
至少一个第二模制区域，其安置在所述衬底主体的所述第二表面上，其中所述第一模制区域通过所述第一通孔与所述第二模制区域连通。
2.根据权利要求1所述的衬底结构，其进一步包括安置在所述衬底本体的所述第一表面上的至少一个第一芯片接合区域，其中所述第一芯片接合区域和所述第一通孔位于所述第一模制区域内，并且所述第一通孔位于所述第一芯片接合区域的外部。
3.根据权利要求2所述的衬底结构，其中所述第一通孔为狭槽，并且所述第一通孔的长度在所述第一芯片接合区域的长度的三分之一至二分之一的范围内。
4.根据权利要求1所述的衬底结构，其进一步包括安置在所述衬底本体的所述第二表面上的至少一个第二芯片接合区域，其中所述第二芯片接合区域与所述第一通孔位于所述第二模制区域内，并且所述第一通孔位于所述第二芯片接合区域的外部。
5.根据权利要求1所述的衬底结构，其中所述衬底本体进一步界定贯穿所述衬底本体的至少一个第二通孔，并且所述第二通孔位于所述第一模制区域和所述第二模制区域的外部。
6.根据权利要求1所述的衬底结构，其中所述衬底本体进一步界定贯穿所述衬底本体的至少一个排气通孔，并且所述排气通孔位于所述第一模制区域和所述第二模制区域的外部。
7.根据权利要求1所述的衬底结构，其中所述第一模制区域的尺寸不同于所述第二模制区域的尺寸。
8.根据权利要求1所述的衬底结构，其中所述衬底本体界定至少两行第一通孔。
9.根据权利要求1所述的衬底结构，其中所述第一模制区域对应于多个第二模制区域和多个第一通孔，所述多个第二模制区域彼此分离，所述多个第一通孔中的每一个位于一个对应的第二模制区域内，并且所有所述多个第一通孔与所述第一模制区域连通。
10.一种封装方法，其包括：
(a)提供衬底结构，其中所述衬底结构包括衬底本体、至少一个第一模制区域和至少一个第二模制区域，所述衬底本体具有第一表面以及与所述第一表面相对的第二表面，并且所述衬底本体界定贯穿所述衬底本体的至少一个第一通孔，所述第一模制区域安置在所述衬底本体的所述第一表面上，并且所述第二模制区域安置在所述衬底本体的所述第二表面上；
(b)提供第一塑封模具和第二塑封模具，其中所述衬底结构夹在所述第一塑封模具和所述第二塑封模具之间，所述第一塑封模具界定对应于所述衬底结构的所述第一模制区域的至少一个第一腔体，所述第二塑封模具界定对应于所述衬底结构的所述第二模制区域的至少一个第二腔体，其中所述第一腔体通过所述第一通孔与所述第二腔体连通；以及
(c)将密封剂施加到所述第一腔体和所述第二腔体，其中所述密封剂覆盖所述第一模制区域和所述第二模制区域，并且所述密封剂流过所述第一通孔。
11.根据权利要求10所述的封装方法，
其中，在(a)中，所述衬底结构进一步包含至少一个第一芯片接合区域和至少一个第二芯片接合区域，所述第一芯片接合区域安置在所述衬底本体的所述第一表面上，所述第一芯片接合区域和所述第一通孔位于所述第一模制区域内，并且所述第一通孔位于所述第一芯片接合区域的外部；所述第二芯片接合区域安置在所述衬底本体的所述第二表面上，其中所述第二芯片接合区域和所述第一通孔位于所述第二模制区域内，并且所述第一通孔位于所述第二芯片接合区域的外部；并且在(a)之后，所述方法进一步包括：
(a1)分别在所述第一芯片接合区域和所述第二芯片接合区域上接合至少一个第一芯片和至少一个第二芯片；
以及在(c)中，所述密封剂覆盖所述第一芯片和所述第二芯片。
12.根据权利要求10所述的封装方法，其中在(a)中，所述衬底本体进一步包括贯穿所述衬底本体的至少一个第二通孔，并且所述第二通孔位于所述第一模制区域和所述第二模制区域的外部；在(b)中，所述第一塑封模具进一步界定对应于所述衬底结构的所述第二通孔并与所述第一腔体连通的至少一个第一凹部，所述第二塑封模具进一步界定对应于所述衬底结构的所述第二通孔并与所述第二腔体连通的至少一个第二凹部；并且其中在(c)中，所述密封剂流过所述第二通孔。
13.根据权利要求10所述的封装方法，其中在(a)中，所述衬底本体进一步界定贯穿所述衬底本体的至少一个排气通孔，并且所述排气通孔位于所述第一模制区域和所述第二模制区域的外部；以及在(c)中，所述排气通孔用于排出所述第一腔体和所述第二腔体中的空气。
14.根据权利要求10所述的封装方法，其中在(a)中，所述第一模制区域的尺寸不同于所述第二模制区域的尺寸；以及在(b)中，所述第一腔体的尺寸不同于所述第二腔体的尺寸。
15.根据权利要求10所述的封装方法，其中在(a)中，所述第一模制区域对应于多个第二模制区域和多个第一通孔，所述多个第二模制区域彼此分离，并且所述多个第一通孔中的每一个位于一个对应的第二模制区域内；在(b)中，所述第一塑封模具界定对应于所述衬底结构的所述第一模制区域的一个第一腔体，所述第二塑封模具界定对应于所述衬底结构的所述多个第二模制区域的多个第二腔体，其中所述多个第二腔体不与彼此直接连通，并且所有所述多个第二腔体通过所述多个第一通孔与所述第一腔体连通。
16.根据权利要求10所述的封装方法，其进一步包括：
(d)沿着穿过所述第一通孔的切割线切割所述衬底结构和所述密封剂。
17.一种半导体封装结构，其包括：
衬底本体，其具有第一表面以及与所述第一表面相对的第二表面，并且所述衬底本体界定贯穿所述衬底本体的至少一个第一通孔；
至少一个第一芯片，其安置在所述衬底本体的所述第一表面上；
至少一个第一密封剂，其安置在所述衬底本体的所述第一表面上，并且覆盖所述第一芯片；
至少一个第二芯片，其安置在所述衬底本体的所述第二表面上；
至少一个第二密封剂，其安置在所述衬底本体的所述第二表面上，并且覆盖所述第二芯片；以及
至少一个第三密封剂，其安置在所述第一通孔中，其中所述第三密封剂连接所述第一密封剂与所述第二密封剂，并且所述第三密封剂、所述第一密封剂以及所述第二密封剂一体成型。
18.根据权利要求17所述的半导体封装结构，其中所述第一密封剂的尺寸与所述第二密封剂的尺寸不同，使得所述第一表面或所述第二表面的一部分暴露。
19.根据权利要求17所述的半导体封装结构，其中所述第一通孔从所述衬底本体的侧表面暴露。
20.根据权利要求17所述的半导体封装结构，其中所述衬底本体具有侧表面，所述第一密封剂具有侧表面，所述第二密封剂具有侧表面，所述第三密封剂具有侧表面，并且所述衬底本体、所述第一密封剂、所述第二密封剂和所述第三密封剂的侧表面基本上共面。
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