CN107820680B

CN107820680B - 栅极驱动电路

Info

Publication number: CN107820680B
Application number: CN201680035815.0A
Authority: CN
Inventors: 卢俊诚; 白华
Original assignee: Hella Corporate Center USA Inc
Current assignee: Hella Corporate Center USA Inc
Priority date: 2015-06-19
Filing date: 2016-05-13
Publication date: 2021-02-09
Anticipated expiration: 2036-05-13
Also published as: EP3311487A1; US9484908B1; CN107820680A; EP3311487B1; WO2016204894A1

Abstract

驱动器电路具有栅极驱动端子，其产生栅极驱动信号，以控制并联的功率半导体开关(诸如GaN高电子迁移率晶体管(HEMT)器件)。其中一个开关最接近栅极驱动端子，使得其栅极驱动回路电感小于其余的更远的、具有更大回路电感的开关。在最靠近的开关的栅极驱动电路中提供附加的电阻器或栅极‑源极电容器，与其余开关相比，这增加最靠近的开关的总栅极电阻，这延迟最靠近的开关的关断时间。该延迟允许其余开关的零电压开关关断，以降低噪声。最靠近的开关难以切断，但是具有最小的回路电感，这允许优化的关断。

Description

栅极驱动电路

相关申请的交叉引用

本申请要求于2015年6月19日提交的美国非临时申请No.14/744,998(’998申请)的权益。该’998申请通过引用的方式被全部并入本文。

技术领域

本公开一般而言涉及电力电子系统，并且更具体地涉及用于电力电子系统的栅极驱动电路，其包括以并联布置连接的多个半导体开关。

背景技术

仅为了提供上下文而在下面给出这个背景描述。因此，这个背景描述的任何方面在其不以其它方式被限定为现有技术的程度上既不明确也不暗示地被承认对于本公开是现有技术。

在电力电子电路中，通过以并联布置电连接多个半导体开关以允许一起承担负载电流，可以提供高电流电力能力。诸如Si MOSFET或GaN高电子迁移率晶体管(HEMT)器件的开关可以以这种并联布置来使用，因为与单个开关相比，它们具有低得多的导通电阻，这将减小导通损耗，由此增加整个系统效率。

为了避免动态和稳态两者中的电流不平衡，可以给并行布置中的每个开关施加完全相同的栅极驱动电阻和电容。换句话说，在并联开关布置中为每个开关配置相同的栅极驱动电路是典型的。但是，在这种布置中，多个开关可能存在差异，例如，由于电路布局，一个开关可能比另一个开关物理上更靠近被提供用于生成栅极驱动信号以接通和关断开关的栅极驱动芯片。这些差异会在并联开关电路的操作中造成问题。

物理上更接近栅极驱动芯片的开关(即，近开关)将具有相对较小的回路电感，而物理上距离较远的一个或多个开关(即，远开关)将具有较长的栅极回路长度，从而导致较大的回路电感。在快速开关应用(诸如包括例如GaN HEMT器件的并联开关布置)中，栅极回路电感的差异会使得开关以不同的速度接通和关断，并且可能造成栅极电压的振荡和/或错误触发一个或多个开关。

例如，图3示出了对于近开关和远开关两者的栅极-源极电压(V_gs)、漏极-源极电流(I_ds)以及漏极-源极电压(V_ds)的相应时序图。为了说明的目的，假设近开关具有大约1nH的相关联的栅极驱动回路电感，并且假设远开关具有大约2nH的相关联的栅极驱动回路电感。此外，假设近和远开关具有相同的栅极电阻。在顶部时序图中，迹线300表示远开关，迹线302表示近开关。

当栅极驱动信号(来自栅极驱动芯片)从接通状态过渡到关断状态时，上面提到的栅极回路电感的差异造成栅极电压的振荡，这又进而影响开关电压和电流。在中间的时序图中，迹线304表示远开关，而迹线302表示近开关。如图所示，电流I_ds也如同电压V_ds迹线308(远开关)那样显示出振荡。这种振荡会造成开关的误触发，这又进而会导致系统的意外和/或不期望的操作(例如，桥击穿或栅极的损坏)。

前面的讨论仅仅是为了说明本领域，而不应当被视为对权利要求范围的否定。

发明内容

如背景技术中所阐述的，将相同的栅极驱动电路指派给并联开关布置中的所有开关是典型的。通过区分用于并联开关的栅极驱动回路，可以控制具有最低回路电感的开关比其余开关更晚关断。具有相对较大的栅极驱动回路电感的其余开关将自然关断(即，如本文所述，在实施例中，以零电压关断的开关方式)，这将减少上面结合图3所述类型的振荡。

根据本公开的装置包括安装在电路板上并具有栅极驱动端子的驱动器电路。驱动器电路被配置为在栅极驱动端子上产生栅极驱动信号。该装置还包括：(i)安装在电路板上并具有第一栅极、第一漏极和第一源极的第一半导体开关，以及(ii)安装在电路板上并具有第二栅极、第二漏极和第二源极的第二半导体开关。第一半导体开关和第二半导体开关以并联布置连接，其中(i)第一漏极和第二漏极电连接，并且(ii)第一源极和第二源极电连接。

该装置还包括在驱动器电路的栅极驱动端子和第一半导体开关的第一栅极之间的第一电连接，其中第一电连接具有第一长度并且包括具有相关联的第一电感的导电材料。该装置还包括在栅极驱动端子和第二半导体开关的第二栅极之间的、与第一电连接不同的第二电连接，其中第二电连接具有第二长度并且包括具有相关联的第二电感的导电材料。第二长度比第一长度长，使得第二电感大于第一电感。第一电连接包括阻抗元件，诸如在所述第一电连接中串联连接的电阻器或者在所述第一栅极和源极两端连接的电容器，其被配置为相对于第二半导体开关的第二关断时间延迟第一半导体开关的第一关断时间。

通过阅读下面的描述和权利要求，并且通过查看附图，本公开的前述和其它方面、特征、细节、效用和优点将变得显而易见。

附图说明

图1A是根据本公开的实施例的、具有并联晶体管的装置(其具有改进的栅极驱动电路)的示意性原理图和框图。

图1B是使用栅极-源极电容器延迟图1A中的第一半导体开关的关断的替代实施例的示意图。

图2A-2D是反映图1的实施例的操作的栅极驱动信号、栅极-源极电压、漏极-源极电流和漏极-源极电压的简化时序图。

图3示出了近开关和远开关的栅极-源极电压、漏极-源极电流和漏极-源极电压的简化的相应时序图。

具体实施方式

本文描述各种装置、系统和/或方法的各种实施例。阐述许多具体细节，以提供对如说明书中所描述并在附图中示出的实施例的整体结构、功能、制造和使用的透彻理解。但是，本领域技术人员将理解的是，可以在没有这些具体细节的情况下实践这些实施例。在其它情况下，众所周知的操作、部件和元件没有详细描述，以免混淆说明书中描述的实施例。本领域普通技术人员将理解的是，本文描述和示出的实施例是非限制性示例，因此可以认识到的是，本文公开的具体结构和功能细节可以是代表性的并且不一定限制实施例的范围，其范围仅由所附权利要求限定。

整个说明书中对“各种实施例”、“一些实施例”，“一个实施例”或“实施例”等的引用意味着结合该实施例描述的特定特征、结构或特点包括在至少一个实施例中。因此，在整个说明书中出现的短语“在各种实施例中”、“在一些实施例中”、“在一个实施例中”或“在实施例中”等等不一定都指的是相同的实施例。此外，特定特征、结构或特点可以以任何合适的方式在一个或多个实施例中组合。因此，结合一个实施例示出或描述的特定特征、结构或特点可以全部或部分地与一个或多个其它实施例的特征、结构或特点组合，而没有限制，倘若这种组合不是不合逻辑或不起作用的话。

在继续对本公开的实施例进行详细描述之前，将首先阐述一般概述描述。如在背景技术中所描述的，在并联的开关电力电子装置中的各个开关之间可能存在栅极回路电感差异(即，通常离栅极驱动芯片更远的开关相对于近/接近的开关具有更长的回路长度，并因此具有增加的回路电感)。解决这个问题的一个选择是在执行电路布局时要特别小心，以使栅极驱动器芯片相对于每个单个开关的栅极维持相同的距离。但是，在大多数电路布局中，维持相等的芯片到开关距离是难以实现的。

因而，在各种实施例中，用于并联开关的栅极驱动回路被彼此区分，其中具有最低回路电感的开关由于其栅极驱动电路设计而被控制成晚于其余的开关被关断。在实施例中，这种栅极驱动电路设计包括在栅极驱动路径中提供附加的电阻器或(一个或多个)栅极-源极电容器，同时将用于其它开关的驱动器配置为具有(彼此)相等但较低的栅极电阻或电容。附加的电阻器或(一个或多个)电容器增加了栅极电阻或电容，因此延迟了相对于其它开关的关断时间，其余的开关首先以更期望的方式关断。在实施例中，具有较大栅极驱动回路电感的其余开关将自然关断(即，以零电压关断的开关方式关断)。这种做法减少了结合图3所述的类型的栅极-源极和漏极-源极振荡。

现在参考附图，其中相同的标号用来在各个视图中识别完全相同或相似的部件，图1A是装置10的实施例的示意图。装置10包括适于在电力电子系统中使用的并联半导体开关布置。例如，装置10可以用在可以通过并联电连接多个开关以增加电流承载能力而增加电流的广泛各种应用中。图1A的实施例可以被认为是可以以本领域已知的各种方式相对于(一个或多个)负载和/或电源连接的单个开关模块。

在图示的实施例中，装置10包括安装在电路板14上并且具有至少一个栅极驱动端子16的驱动器电路12。驱动器电路12可以包括半导体芯片，并且还被配置为响应于各种输入信号(例如，电压和/或电流输入)，以便在栅极驱动端子16处除了其它以外还输出半导体开关栅极驱动信号18(在图2A中最佳地示出)。特别地，驱动器电路12可以根据预定的控制做法产生栅极驱动信号18。本领域充满了典型的控制策略，并依赖于特定的应用。

此外，栅极驱动信号18包括至少ON状态20和OFF状态22。在实施例中，ON状态20在被驱动电路12断言(assert)时被配置为接通目标半导体开关，而OFF状态22在被断言时被相反地配置为关断目标半导体开关。

栅极驱动端子16可以是电路板14上的电节点24的一部分，其被图示地包围在虚线框24中。如进一步所示，驱动电路12包括电压源26和内部电阻性元件28(即，要注意的是，这是为了清晰的目的而示出的驱动电路12的简化表示)。驱动器电路12可以包括商业上可用的部件(即，本领域已知的商业上可用的芯片，例如，可从美国加利福尼亚州Milpitas的IXYS公司获得的零件号为IXD_614的栅极驱动芯片)。

虽然图1A示出了可以是具体控制设备的驱动器电路12，但是装置10可以附加地包括电子控制单元(ECU)100，或者可以具有该电子控制单元100作为驱动器电路12的替代，该电子控制单元100被配置为实现用于装置10的操作的期望控制策略。ECU 100包括处理器102和存储器104。处理器102可以包括处理能力以及处理器102可以通过其接收多个输入信号和生成多个输出信号(例如，在实施例中的栅极驱动信号)的输入/输出(I/O)接口。存储器104被提供用于存储用于处理器102的数据和指令或代码(即，软件)。存储器26可以包括各种形式的非易失性(即，非暂态)存储器(包括闪速存储器或只读存储器(ROM)，其中ROM包括各种形式的可编程只读存储器(例如，PROM、EPROM、EEPROM))和/或易失性存储器(包括随机存取存储器(RAM)，其中RAM包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM))。虽然本公开描述了用于在并联开关布置中改进的器件关断的栅极驱动电路，但是可以通过已知的控制做法来控制开关接通。在实施例中，用于器件接通控制的一种做法可以是采用零电压开关(ZVS)策略。如图所示，用于关断控制和接通控制的控制策略(包括ZVS控制)可以依据控制逻辑106来实现，控制逻辑106包括可以被存储在存储器104中并被配置为由处理器102执行的处理器指令。可替代地，用于控制装置10的操作(即，关断和接通控制)的操作控制逻辑可以在硬件中实现。

继续参考图1A，装置10还包括在并联布置中电连接的多个半导体开关，以提供增加的电流承载能力。在本公开中，多个开关中的一个开关比其余开关更靠近驱动器电路12的栅极驱动端子16(即，存在一个或多个开关更远离栅极驱动端子)。

就此而言，装置10包括安装在电路板14上的第一半导体开关30，第一半导体开关30包括第一栅极32、第一漏极34和第一源极36。装置10还包括安装在电路板14上的一个或多个第二半导体开关，被指定为开关38₁、38₂、38₃，......，38_n(开关38_n未示出)。第二半导体开关38_n(n＝1，2，3......)都比第一半导体开关30距离栅极驱动端子16更远。例如，在栅极驱动端子16与第一半导体开关30的栅极32之间形成的第一电连接70具有第一长度72。由于连接70由导电材料(诸如电路板14上的迹线)形成，因此它具有相关联的第一栅极回路电感。相对地，在栅极驱动端子16与第二半导体开关38₁的栅极40₁之间形成的第二电连接74具有第二长度76。由于第二长度76大于第一长度72，因此相关联的第二栅极回路电感同样也大于第一栅极回路电感。其余的另外的第二半导体开关38₂、38₃，......，38_n各自也具有由导电材料形成的一定长度的、具有相关联的栅极回路电感的相应电连接–这些(一个或多个)电连接也都比第一长度72长，并且因此也具有比与第一开关30相关联的回路电感更大的回路电感。

每个第二半导体开关38_n包括相应的栅极、漏极和源极，即：第二半导体开关38₁包括第二栅极40₁、第二漏极42₁和第二源极44₁；第二半导体开关38₂包括第二栅极40₂、第二漏极42₂和第二源极44₂；并且第二半导体开关38₃包括第二栅极40₃、第二漏极42₃和第二源极44₃。第一半导体开关30和一个或多个第二半导体开关38₁、38₂、38₃可以包括本领域已知的功率半导体晶体管器件，例如Si MOSFET器件或GaN高电子迁移率晶体管(HEMT)器件。第一半导体开关30和第二半导体开关38_n可以包括商业上可用的部件，例如，从美国密歇根州Ann Aebor的GaN Systems公司以商品名和/或零件号GS66516T提供的增强模式GaN晶体管，或者从美国德克萨斯州Coppell的STMicroelectronics以商品名和/或零件号STY139N65M5提供的N通道功率MOSFET。关于栅极驱动信号的接通和关断状态，具体的电压范围将由半导体开关30和38₁、38₂、38₃的具体器件特点确定。在实施例中，用于开关的V_gs阈值可以是大约1.6伏，具有大约7伏的接通信号(即，栅极驱动信号18)来接通开关并且具有大约-5伏的关断信号(即，栅极驱动信号18)来关断开关。

如上所述，第一半导体开关30和一个或多个第二半导体开关38₁、38₂、38₃在并联的开关布置中电连接，其中(i)第一源极36和一个或多个第二源极44₁、44₂、44₃在一个节点46处电连接以及(ii)第一漏极34和一个或多个第二漏极42₁、42₂、42₃在另一个节点48处电连接。节点46处的(一个或多个)源极之间的电互连可以被表征为具有寄生电感，这在图1中由相应的电感元件50、52和54表示。同样，节点48处的(一个或多个)漏极之间的电互连可以被表征为具有寄生电感，这由电感元件64、66和68表示。

栅极驱动电路电阻。在实施例中，通过选择合适的(一个或多个)栅极电阻来实现本文描述的受控关断做法。装置10包括电连接在半导体开关30、38₁、38₂和38₃的(一个或多个)相应源极与地(节点)之间的电阻器56、58、60和62。电阻器56、58、60和62构成它们相应的半导体开关的栅极电阻。关于第二半导体开关38₁、38₂和38₃，栅极电阻是电阻器58、60和62的电阻值，在实施例中这些电阻值都是相等的电阻值。但是，关于第一半导体开关30，除了电阻器56之外还提供了附加的阻抗元件，诸如电阻器78，使得与第一半导体开关30相关联的总栅极电阻是电阻器78和电阻器56的总和。

在实施例中，电阻器56具有与电阻器58、60、62相同的值，使得第一(近)半导体开关30的总栅极电阻与第二(远)半导体开关38₁、38₂和38₃的栅极电阻相比大至少电阻器78的电阻值。一般而言，电阻器78(与电阻器56结合)的值应当足够大，以延迟半导体开关30的关断，直到一个或多个第二半导体开关全部完全关断，这也可以包括适当的余量，以确保在不同场景中(例如，操作频率等)的这种关系。此外，再次考虑到总体应用，电阻器78(与电阻器56结合)的值不应当太大以至于妨碍第一开关30的接通速度。在实施例中，电阻器78的值可以设置成不大于大约20欧姆。此外，电阻器78应当位于相对靠近驱动器电路12和第一开关30，这导致与其余的第二(远)开关38_n相比较小的回路电感。这将导致改进的关断性能，包括减小的振荡。在实施例中，电阻器56、58、60和62的值可以在大约0欧姆和20欧姆之间的范围内，并且在实施例中，可以是大约1欧姆。

总之，由于借助于电阻器78的更大栅极电阻，第一(近)半导体开关30的开关速度将比第二(远)半导体开关的开关速度慢。这将导致对于多个第二开关38_n的期望导通到关断切换动作(例如，降低的噪声)，如下面将描述的。

栅极驱动电路电容。图1B示出了替代实施例(即，装置10a)，其中与第一半导体开关30相关联的附加阻抗元件包括栅极-源极电容器79，其跨第一半导体开关30的第一栅极和第一源极电连接。在所有其它方面，装置10a与本文描述的装置10都相同。在实施例中，可以将一个或多个栅极-源极电容器79放在第一半导体开关30的栅极驱动电路中(即，替代电阻器78和/或作为电阻器78的附加)，这具有相对于第二半导体开关38₁、38₂和38₃的关断时间延迟第一半导体开关30的关断时间的效果(假设在它们的栅极驱动电路中没有插入对应的栅极-源极电容器)。与电阻器78一样，栅极-源极电容器79操作，以减慢第一半导体开关30的第一栅极的放电，并因此延迟其相对于第二半导体开关的关断时间。应当选择一个或多个栅极-源极电容器79(电容值)，以便如所提到的那样延迟关断时间，而不会不适当地阻碍开关30的接通时间。在实施例中，栅极-源极电容器79的值可以在大约0纳法(nF)到10nF之间的范围内，并且在实施例中，可以是大约3nF。

图2A-2D是反映图1中装置10的操作的简化时序图。

图2A示出了具有ON状态20和OFF状态22的栅极驱动信号18。如进一步所示，栅极驱动信号18具有从ON状态20到OFF状态22的过渡80。

图2B示出了与第一(近)半导体开关30的栅极-源极电压(V_gs)对应的波形82和与第二(远)半导体开关38_n中的一个的栅极-源极电压(V_gs)对应的波形84。

图2C示出了与第一(近)半导体开关30的漏极-源极电流(I_ds)对应的波形86和与第二(远)半导体开关38_n中的一个的漏极-源极电流(I_ds)对应的波形88。

图2D示出了与第二(远)半导体开关38_n中的一个的漏极-源极电压(V_ds)对应的波形90。

图2B-2D假设，当栅极驱动信号18处于ON状态20时，第一(近)半导体开关30和一个或多个第二(远)半导体开关38₁、38₂和38₃导通。

在操作中，当驱动器电路12产生栅极驱动信号18的过渡80(ON到OFF的过渡)时，第二(远)半导体开关38_n首先开始关断，例如，仅在大致如时间t1所指示的时间(参见图2B中的波形84的点92)开始。这是因为，与第一(近)半导体开关30相比，第二(远)半导体开关38_n具有更低的栅极电阻。与第一(近)开关30相关联的增加的栅极电阻相对于第二(远)开关38_n延迟其关断。如图所示，第二(远)半导体开关38_n的漏极-源极电流(I_ds)继续减小，直到在时间t2(例如，在波形88上的点94；图2C)处达到零(近似)电流，该时间t2可以被认为是第二(远)半导体开关38_n的关断时间。由于在这个时间间隔期间第一(近)半导体开关30保持接通，因此它会将第二(远)半导体开关38_n的漏极-源极电压(V_ds)钳位到零，这又进而意味着第二(远)半导体开关38_n被零电压切断。这在图2D中示出，其中漏极-源极电压(V_ds)在对于远开关的关断间隔期间被钳位到零。

在第二(远)半导体开关38_n关断期间，由第二(远)半导体开关38_n承载的电流将自然地换向到第一(近)半导体开关30，而没有切换噪声。这在图2C中示出，其中，随着波形88(远开关)的I_ds减小，可以看到波形86(近开关)的I_ds的对应增加。在时间t2之后，与第一(近)半导体开关30相关联的栅极-源极电压(V_gs)和漏极-源极电流(I_ds)减小，直到在时间t3第一(近)半导体开关30被关断(例如，参见波形86的点96，图2C)。因此，由于电阻器78引起的增加的栅极电阻操作，以相对于第二(远)半导体开关38_n的关断时间延迟(所示时间量98)第一(近)半导体开关30的关断时间。如上面所指出的，这种延迟确保第一(近)半导体保持接通，以钳位第二(远)半导体开关，以允许零电压切断。要注意的是，在阻抗元件是栅极-源极电容器79的实施例中，效果将是相同的。

此外，要注意的是，与第二(远)开关38_n不同，第一(近)半导体开关30被硬切断。但是，由于第一(近)半导体开关30距离栅极驱动端子16最近，因此它将具有最低的栅极回路电感。这允许优化栅极回路电感，由此降低栅极电压噪声。例如，开关30应当尽可能靠近驱动电路(即，芯片)放置。开关30的这种定位可能基于通过电磁分析软件(例如，从美国宾夕法尼亚州Canonsburg的Ansys公司可商购获得的MAXWELL/Q3D)进行的杂散电感计算或提取而变化。此外，用于图1的实施例的关断序列(如图2A-2D所示)消除了如图3所展示的大的栅极振荡。系统噪声变得小得多。

接通控制。本公开提供了改进的栅极电路驱动布置，该改进的栅极电路驱动布置提供优点，诸如减少的噪声，特别是针对第一(近)半导体开关30和一个或多个第二(远)半导体开关38₁、38₂、38₃，......，38_n的关断。但是，应当注意的是，当栅极驱动信号18从OFF状态22过渡到ON状态20时，第二(远)半导体开关38₁、38₂、38₃，...，38_n由于其较小的栅极电阻而首先接通(即，在第一开关30之前)。为了解决这种情况，在实施例中，可以采用合适的接通策略，例如，采用零电压开关(ZVS)控制策略来控制开关接通。在实施例中，为了对于开关接通维持零电压切换，在接通动作之前，电流应当从源极向漏极反向流动，这使得开关电压下降到零。因此，在开关接通期间，开关只经历其中开关的漏极到源极两端届时出现的电压总是接近于零的电流变化，这又进而消除了接通损耗，由此达到ZVS接通。由于反向电流发生在接通动作之前，因此开关速度的差异将不会影响ZVS接通。如图1A所示，这种接通策略(连同合适的关断策略)可以依据存储在存储器104中的编程的控制逻辑106来实现，该控制逻辑106被配置为由处理器102执行，以实现控制策略。

应当理解的是，如本文描述的电子控制单元可以包括本领域已知的常规处理装置，其能够执行存储在相关联的存储器中的预先编程的指令，这些指令全部根据本文描述的功能执行。就本文描述的方法体现在软件中的程度而言，结果得到的软件可以被存储在相关联的存储器中并且也可以构成用于执行此类方法的手段。鉴于上述使能描述，以软件完成的某些实施例的实现将不需要多于本领域普通技术人员的常规应用编程技能。这种电子控制单元还可以是具有ROM、RAM、非易失性和易失性(可修改)存储器的组合的类型，使得可以存储任何软件，并且还允许存储和处理动态产生的数据和/或信号。

虽然以上仅以某种程度的特定性描述了某些实施例，但是本领域技术人员可以对所公开的实施例进行多种改变而不背离本公开的范围。意图是包含在以上描述中或者在附图中示出的所有内容都应当被解释为仅仅是说明性而不是限制性的。在不背离所附权利要求定义的本发明的情况下，可以进行细节或结构上的改变。

被认为通过引用并入本文的任何专利、出版物或其它公开素材全部或部分地仅在所并入的材料不与本公开中阐述的现有定义、陈述或其它公开素材冲突的程度上被并入本文。因此，并且在必要的程度上，如本文明确阐述的公开内容取代通过引用并入本文的任何冲突的素材。被认为通过引用并入本文但与本文阐述的现有定义、陈述或其它公开素材冲突的任何素材或其部分将仅在并入的材料与现有公开素材之间不发生冲突的程度上被并入。

虽然已经示出并描述了一个或多个特定实施例，但是本领域技术人员将理解的是，在不背离本教导的精神和范围的情况下，可以进行各种改变和修改。

Claims

1.一种栅极驱动电路，包括：

驱动器电路，安装在电路板上并且具有至少一个栅极驱动端子，所述驱动器电路被配置为在所述至少一个栅极驱动端子上产生栅极驱动信号；

第一半导体开关，安装在所述电路板上并且具有第一栅极、第一漏极和第一源极；

第二半导体开关，安装在所述电路板上并且具有第二栅极、第二漏极和第二源极，所述第一半导体开关和所述第二半导体开关以并联布置连接，其中(i)所述第一漏极和所述第二漏极电连接并且(ii)所述第一源极和所述第二源极电连接；

第一电连接，在所述驱动器电路的所述栅极驱动端子与所述第一半导体开关的所述第一栅极之间，其中所述第一电连接具有第一长度并且包括具有与所述第一电连接相关联的第一电感的导电材料；

与所述第一电连接不同的第二电连接，在所述栅极驱动端子与所述第二半导体开关的所述第二栅极之间，其中所述第二电连接具有第二长度并且包括具有与所述第二电连接相关联的第二电感的导电材料，所述第二长度比所述第一长度长，使得所述第二电感大于所述第一电感；以及

阻抗元件，与所述第一半导体开关相关联，所述阻抗元件选自包括以下的组：(i)在所述第一电连接中串联电连接的电阻器和(ii)在所述第一半导体开关的所述第一栅极和所述第一源极两端电连接的电容器，所述阻抗元件具有被配置为相对于所述第二半导体开关的第二关断时间延迟所述第一半导体开关的第一关断时间的阻抗值。

2.如权利要求1所述的栅极驱动电路，其中所述第一半导体开关和所述第二半导体开关具有分别耦合到所述第一源极和所述第二源极的相应的栅极电阻性元件，其中所述相应的栅极电阻性元件具有相等的电阻。

3.如权利要求1所述的栅极驱动电路，其中所述栅极驱动信号包括接通状态和关断状态，并且其中所述第一关断时间和所述第二关断时间是相对于所述栅极驱动信号从所述接通状态到所述关断状态的过渡而采取的。

4.如权利要求3所述的栅极驱动电路，其中所述阻抗元件减慢在所述第一半导体开关的所述第一栅极处采取的所述栅极驱动信号从所述接通状态到所述关断状态的所述过渡，由此实现所述第一半导体开关的所述第一关断时间的所述延迟。

5.如权利要求1所述的栅极驱动电路，还包括以所述并联布置电连接的一个或多个附加的第二半导体开关。

6.如权利要求1所述的栅极驱动电路，其中所述第一半导体开关和所述第二半导体开关包括硅MOSFET器件。

7.如权利要求1所述的栅极驱动电路，其中所述第一半导体开关和所述第二半导体开关包括GaN高电子迁移率晶体管(HEMT)器件。

8.如权利要求1所述的栅极驱动电路，其中所述阻抗元件包括所述电阻器，并且其中所述电阻器包括表面安装的电阻器器件。

9.如权利要求1所述的栅极驱动电路，其中所述阻抗元件包括所述电阻器，并且其中所述电阻器包括分立的电阻器。

10.如权利要求3所述的栅极驱动电路，还包括被配置为根据零电压开关策略来控制所述驱动器电路的电子控制单元。

11.如权利要求10所述的栅极驱动电路，其中所述电子控制单元被配置为在将所述栅极驱动信号从所述关断状态过渡到所述接通状态时根据所述零电压开关策略来控制所述驱动器电路。

12.如权利要求10所述的栅极驱动电路，其中所述电子控制单元被配置为控制所述驱动器电路，以在所述接通或关断状态下输出所述栅极驱动信号。

13.如权利要求1所述的栅极驱动电路，其中所述阻抗元件包括所述电阻器，并且其中与所述第一半导体开关相关联的第一栅极电阻借助于所述电阻器而大于与所述第二半导体开关相关联的第二栅极电阻。

14.如权利要求5所述的栅极驱动电路，其中所述阻抗元件包括具有电阻值的所述电阻器，并且其中与所述第一半导体开关相关联的第一栅极电阻借助于所述电阻器而大于与以下相关联的第二栅极电阻：(i)所述第二半导体开关和(ii)以所述并联布置电连接的所述一个或多个附加的第二半导体开关。

15.如权利要求14所述的栅极驱动电路，其中，对于全部所述多个第二半导体开关，所述第二栅极电阻近似相等。

16.一种栅极驱动电路，包括：

驱动器电路，安装在电路板上并且具有至少一个栅极驱动端子，所述驱动器电路被配置为在所述至少一个栅极驱动端子上产生栅极驱动信号，所述栅极驱动信号包括接通状态和关断状态；

第二半导体开关，安装在所述电路板上并且具有第二栅极、第二漏极和第二源极，所述第一半导体开关和所述第二半导体开关以并联布置连接，其中(i)所述第一漏极和所述第二漏极电连接并且(ii)所述第一源极和所述第二源极电连接，所述第一半导体开关和所述第二半导体开关包括GaN高电子迁移率晶体管(HEMT)器件；

其中所述第一电连接包括电阻器，所述电阻器具有被配置为相对于所述第二半导体开关的第二关断时间延迟所述第一半导体开关的第一关断时间的电阻值，其中所述第一关断时间和所述第二关断时间是相对于所述栅极驱动信号从所述接通状态到所述关断状态的过渡而采取的。