CN107634098A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了半导体器件及其制造方法。为了抑制在具有栅极绝缘膜和栅电极的半导体器件中的电流泄漏。在沟槽的底表面、沟槽的侧表面和第二n型层的在沟槽的侧表面附近处的顶表面上经由栅极绝缘膜以膜的形式连续地形成栅电极。栅电极的底表面的端部与栅极绝缘膜的顶表面的端部对准，并且栅极绝缘膜的底表面的端部形成为与第二n型的面向栅电极的底表面的端部的表面接触。钝化膜覆盖器件的除了源电极和栅电极的接触孔之外的整个顶表面。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有栅极绝缘膜和栅电极的半导体器件及其制造方法。
背景技术
在使用诸如GaN的第III族氮化物半导体的半导体器件中，由于蚀刻损伤，在半导体层的表面上形成表面能级。表面能级引起电流泄漏。因此，通过用钝化膜覆盖半导体层的除了其上具有栅极绝缘膜或电极的区域之外的露出的表面来抑制电流泄漏。
日本公开特许公报(特开)第2008-198787号描述了与栅极绝缘膜的材料不同的材料用作钝化膜。因此，可以使用更适合于抑制电流泄漏的材料。
然而，在上述情况下，经由栅极绝缘膜来形成在栅电极的端部附近处的钝化膜。仅通过使用与栅极绝缘膜的材料不同的材料作为钝化膜不能充分地实现抑制电流泄漏的效果。需要进一步抑制电流泄漏。
发明内容
鉴于上述，本发明的目的是抑制具有栅电极和栅极绝缘膜的半导体器件中的电流泄漏。
本发明是半导体器件，包括：半导体层；形成在半导体层的表面的一部分上的栅极绝缘膜；经由栅极绝缘膜形成在半导体层的表面上的栅电极；形成在半导体层的表面的一部分上的与栅电极隔开的电极；以及钝化膜，该钝化膜形成为与半导体层的表面的除了其上具有栅极绝缘膜和电极的区域之外的区域接触并且由与栅极绝缘膜的材料不同的绝缘材料制成，其中栅极绝缘膜的顶表面的端部与栅电极的底表面接触，并且栅极绝缘膜的端部处的侧表面在相对于与半导体层的在栅极绝缘膜的端部处的接触底表面的表面垂直的方向的-60°至60°的范围内。
在本发明中，优选使用以下构造。第一构造是钝化膜由具有比栅极绝缘膜的材料的介电常数高的介电常数的材料制成。
第二构造是钝化膜由具有比栅极绝缘膜的介电常数低的介电常数的材料制成。
第三构造是栅极绝缘膜的底表面的端部设置在栅电极的底表面的端部的内侧。
第四构造是栅极绝缘膜的与半导体层接触的表面的沟道外侧的区域为半导体层的与栅极绝缘膜和钝化膜接触的区域的栅电极经由栅极绝缘膜和钝化膜面向半导体层的区域的90％或更小。如本文所使用的，沟道是指在半导体层中载流子受控的部分，例如在具有npn结构的FET中的半导体层的p型层。
在本发明中，钝化膜可以由与栅极绝缘膜的材料不同的任何材料制成。更具体地，栅极绝缘膜优选由SiO2制成，因为SiO2具有高的绝缘强度和易于成膜且易于加工的性能。当栅极绝缘膜由SiO2制成并且钝化膜由具有比栅极绝缘膜的材料的介电常数高的介电常数的材料制成时，钝化膜优选由Al2O3、ZrON、AlON、ZrO2、HfO2或HfON制成。当钝化膜由具有比栅极绝缘膜的材料的介电常数低的介电常数的材料制成时，钝化膜优选由SiOF或SiOC制成。此外，钝化膜优选由具有负固定电荷的材料(例如Al2O3)制成，因为电子被排除在半导体层的表面之外，通过使用这种材料进一步减少电流泄漏。
本发明的半导体器件可以具有多种常规结构。然而，本发明优选应用于其中半导体层的表面具有沟槽并且栅极绝缘膜形成在沟槽的侧表面或底表面上的沟槽栅极结构，或者其中相对于与半导体层的主表面垂直的方向建立电传导的垂直结构。在本发明中，半导体层的在栅极绝缘膜的端部处接触底表面的表面例如当栅极绝缘膜的端部在沟槽的底表面上时是沟槽的底表面、当栅极绝缘膜的端部在沟槽的侧表面上时是沟槽的侧表面，以及当栅极绝缘膜的端部在沟槽的顶表面上时是沟槽的顶表面。
本发明的半导体层可以由任何半导体材料制成。本发明优选应用于使用提供高击穿电压的第III族氮化物半导体或SiC的情况，更优选地应用于使用第III族氮化物半导体的情况。
本发明是用于制造半导体器件的方法，所述半导体器件包括：半导体层；形成在半导体层的表面的一部分上的栅极绝缘膜；经由栅极绝缘膜形成在半导体层的表面上的栅电极；形成在半导体层的表面的一部分上的与栅电极隔开的电极；以及钝化膜，所述钝化膜形成为与半导体层的表面的除了其上具有栅极绝缘膜和电极的区域之外的区域接触并且由与栅极绝缘膜的材料不同的绝缘材料制成，所述制造方法包括：在半导体层的表面上形成栅极绝缘膜；使用掩模在栅极绝缘膜上的预定区域上形成栅电极；蚀刻栅极绝缘膜同时留下掩模使得栅极绝缘膜的顶表面的端部与栅电极的底表面接触，并且使得在栅极绝缘膜的端部处的侧表面相对于与半导体层的表面垂直的方向在-60°至60°的范围内，所述半导体层的表面与在栅极绝缘膜的端部处的底表面接触。
通过本发明的上述制造方法，可以以自匹配的方式蚀刻栅极绝缘膜，并且栅极绝缘膜的顶表面的端部容易与栅电极的底表面接触。
在蚀刻栅极绝缘膜中，可以将栅极绝缘膜蚀刻成使得栅极绝缘膜的顶表面的端部与栅电极的底表面的端部或栅电极的底表面接触，并且使得栅极绝缘膜的底表面的端部设置在栅电极的底表面的端部的外侧。
在蚀刻栅极绝缘膜中，可以将栅极绝缘膜蚀刻成使得栅极绝缘膜的顶表面的端部与栅电极的底表面的端部或栅电极的底表面接触，并且使得栅极绝缘膜的底表面的端部设置在栅电极的底表面的端部的内侧。
掩模是抗蚀剂掩模。在蚀刻栅极绝缘膜中，可以通过使用基于氟的气体的干蚀刻来蚀刻栅极绝缘膜。
掩模是抗蚀剂掩模。在蚀刻栅极绝缘膜中，可以通过使用氢氟酸的湿蚀刻来蚀刻栅极绝缘膜。
钝化膜优选通过原子层沉积(ALD)形成。
根据本发明，钝化膜与半导体层的表面接触的区域增加，从而进一步抑制由在半导体层的表面上产生的表面能级引起的电流泄漏。
更具体地，当栅极绝缘膜的顶表面的端部与栅电极的底表面的端部或栅电极的底表面对准，并且钝化膜具有比栅极绝缘膜的介电常数高的介电常数时，电场集中(electricfield concentration)在栅电极的底表面的端部处降低，从而降低器件特性的劣化并且提高使用寿命。
另外，当栅极绝缘膜的顶表面的端部与栅电极的底表面的端部或栅电极的底表面接触时，栅极绝缘膜的底表面的端部设置在栅电极的底表面的端部的内侧，并且钝化膜具有比栅极绝缘膜的介电常数低的介电常数，电场集中在栅电极的底表面的端部处降低，从而降低器件特性的劣化并且提高使用寿命。
在蚀刻栅极绝缘膜中，可以通过以自匹配的方式蚀刻栅极绝缘膜同时留下在蚀刻栅电极中所使用的掩模来简化制造工艺。
掩模是抗蚀剂掩模。在蚀刻栅极绝缘膜中，可以通过使用基于氟的气体的干蚀刻来蚀刻栅极绝缘膜。
在蚀刻栅极绝缘膜中，可以通过使用氢氟酸的湿蚀刻来蚀刻栅极绝缘膜。
通过ALD形成钝化膜，使得获得具有优异的台阶覆盖(step covering)特性和均匀厚度和品质的非晶膜。因此，即使栅极绝缘膜的端部设置在栅电极的端部的内侧，也可以在栅电极的端部与半导体层之间的间隙中精确地形成钝化膜。
附图说明
在结合附图进行考虑的情况下，参考优选的实施方案的以下详细描述，本发明的多种其他目的、特征以及许多附带优点将变得更好理解，所以可容易地认识到本发明的各种其他目的、特征以及许多附带优点，在附图中：
图1示出了根据实施方案1的半导体器件的结构；
图2A至图2G是示出根据实施方案1的用于制造半导体器件的方法的简图；
图3示出根据实施方案1的变型1的半导体器件的结构；
图4示出根据实施方案1的变型2的半导体器件的结构；
图5示出根据实施方案2的半导体器件的结构；
图6示出根据实施方案2的变型1的半导体器件的结构；
图7示出根据实施方案2的变型2的半导体器件的结构；
图8示出根据实施方案3的半导体器件的结构；
图9示出根据实施方案4的半导体器件的结构；
图10示出根据实施方案4的变型1的半导体器件的结构；以及
图11示出根据实施方案4的变型2的半导体器件的结构。
具体实施方式
接下来将参照附图描述本发明的具体实施方案。然而，本发明不限于这些实施方案。
实施方案1
图1示出了根据实施方案1的半导体器件的结构。根据实施方案1的半导体器件具有相对于与衬底的主表面垂直的方向建立电传导的垂直型结构。器件是其中栅极具有沟槽栅极结构的MOSFET。如图1所示，根据实施方案1的半导体器件包括：衬底10，设置在衬底10上的半导体层20，栅极绝缘膜14，栅电极15，钝化膜16，源电极17，漏电极18，p体电极21，沟槽19和凹部22。半导体层20具有顺序地沉积的第一n型层11、p型层12和第二n型层13的分层结构。
图1示出了半导体器件的一个单位单元(unit cell)的结构的截面，并且整个器件具有其中正六边形单位单元以蜂窝图案布置并且并联连接的结构。更具体地，沟槽19的平面图案是与上述蜂窝图案中的正六边形的侧面相对应的图案，其中源电极17和p体电极21设置在正六边形的中心处。不必说，单位单元图案和单位单元布置图案不限于此。可以使用任何图案。然而，上述蜂窝图案在平面填充率或导通电阻的降低方面是有利的。
衬底10是由Si掺杂的c面n-GaN制成的具有300μm的厚度的平面衬底。Si浓度为1×1018/cm3。具有导电性的除了n-GaN之外的任何材料都可以用作第III族氮化物半导体生长衬底。例如，可以使用ZnO、Si、SiC等。然而，就晶格匹配而言，如本实施方案优选使用GaN衬底。
第一n型层11是沉积在衬底10上的n-GaN层，第一n型层11具有10μm的厚度并且掺杂有浓度为1×1016/cm3的Si。
p型层12是沉积在n型层11上的p-GaN层，p型层12具有1.0μm的厚度并且掺杂有浓度为2×1018/cm3的Mg。
第二n型层13是沉积在p型层12上的n-GaN层，第二n型层13具有0.3μm的厚度并且掺杂有浓度为3×1018/cm3的Si。通过蚀刻去除第二n型层13的一部分(用于形成p体电极21和源电极17的区域)，并且形成凹部22，从而在凹部的底部上露出p型层12。
沟槽19是形成在半导体层20的预定位置处的沟槽，以便具有穿过第二n型层13和p型层12并且到达第一n型层11的厚度。在沟槽19的底表面19a上露出第一n型层11，并且在沟槽19的侧表面19b上露出第一n型层11、p型层12和第二n型层13。
沟槽19可以具有任何形状。沟槽19的侧表面19b不必与衬底10的主表面垂直，并且可以倾斜。
栅极绝缘膜14以膜的形式连续地形成在沟槽19的底表面19a、沟槽19的侧表面19b和沟槽19的顶表面(第二n型层13的在沟槽19的侧表面19b附近处的顶表面13a)上。栅极绝缘膜14的顶表面(与栅电极15接触的表面)的端部14a形成为与栅电极15的底表面(与栅极绝缘膜14的至少一部分接触的表面)的端部15a对准。另外，栅极绝缘膜14的底表面(与第二n型层13接触的表面)的端部14b形成为与第二n型层13的面向栅电极15的底表面的端部15a的表面接触，并且在栅极绝缘膜14的端部处的侧表面14c与第二n型层13的顶表面13a(沟槽19的顶表面)垂直，第二n型层13的顶表面13a与栅极绝缘膜14端部处的底表面接触。栅极绝缘膜14由SiO2制成并且具有100nm的厚度。
栅电极15以膜的形式经由栅极绝缘膜14形成在沟槽19的底表面19a、沟槽19的侧表面19b以及第二n型层13的在沟槽19的侧表面19b附近处的顶表面13a上。栅电极15由Al制成。
如图1所示，栅电极15的底表面的端部15a与栅极绝缘膜14的顶表面的端部14a对准。栅极绝缘膜14的底表面的端部14b形成为与第二n型层13的面向栅电极15的底表面的端部15a的表面接触。因此，栅极绝缘膜14与第二n型层13接触的区域等于栅电极15经由栅极绝缘膜14面向第二n型层13的区域。
钝化膜16覆盖器件的除了源电极17的接触孔之外的整个顶表面。更具体地，钝化膜16以膜的形式连续地形成在源电极17的顶表面(除了接触孔之外)、第二n型层13的露出的表面(第二n型层13的除了形成源电极17、p体电极21和栅极绝缘膜14的区域之外的顶表面13a)、在栅极绝缘膜14的端部处的侧表面14c和栅电极15上。钝化膜16具有均匀的厚度，并且厚度为100nm。除了源电极17的接触孔之外，钝化膜16被保护膜(未示出)覆盖。
钝化膜16由Al2O3制成。可以使用具有比栅极绝缘膜14的介电常数高的介电常数的任何绝缘材料。除了Al2O3以外，可以使用例如ZrON、SiON、HfO2、SiN、AlON、AlN等。具体地，就易于形成、高膜品质和高介电常数而言，优选地使用Al2O3和ZrON。作为钝化膜16的材料，优选地使用具有负固定电荷的材料，例如Al2O3。当使用具有负固定电荷的材料时，电子被排除在半导体层的表面之外，从而减少更多的电流泄漏。钝化膜16可以具有多层结构。在这种情况下，钝化膜16的介电常数是指钝化膜的整个多层的有效介电常数。钝化膜16的多层结构包括例如Al2O3/ZrON和Al2O3/HfO2。
钝化膜16为优选地通过ALD形成的膜。通过ALD，可以获得具有均匀品质和良好覆盖性的非晶膜。
在根据实施方案1的半导体器件中，栅极绝缘膜14的底表面的端部14b形成为与第二n型层13的面向栅电极15的底表面的表面接触。可以获得比常规的第二n型层13的露出的表面大的第二n型层13的露出的表面(第二n型层13的除了形成源电极17、p体电极21和栅极绝缘膜14的区域之外的顶表面13a)。因此，与栅极绝缘膜14的底表面的端部14b被设置在栅电极15的底表面的端部15a的外侧的结构相比，在第二n型层13与栅极绝缘膜14之间的接触面积减小，并且相反，在第二n型层13与钝化膜16之间的接触面积增加。抑制由产生在第二n型层13的表面上的表面能级引起的电流泄漏的效果在钝化膜16中比在栅极绝缘膜14中高，从而随着接触面积的增加而减少更多的电流泄漏。
由于钝化膜16由具有比栅极绝缘膜14的介电常数高的介电常数的材料制成，所以电场集中在栅电极15的底表面的端部15a处降低。这是因为钝化膜16在底表面的端部15a处与栅电极15接触，使得电场分布从栅电极15的底表面的端部15a到钝化膜16逐渐变化。因此，电场集中降低，根据实施方案1的半导体器件的特性劣化降低，从而提高半导体器件的使用寿命。
为了减少更多的电流泄漏，并且降低栅电极15的底表面的端部15a处的电场集中，钝化膜16的介电常数优选比栅极绝缘膜14的介电常数尽可能的高。钝化膜16的介电常数优选为4至5,000，更优选为4至100，并且进一步优选为4至30。
出于相同的理由，钝化膜16的厚度优选为10nm至10,000nm，更优选为30nm至2,000nm，并且进一步优选为50nm至1,000nm
钝化膜16可以由具有比栅极绝缘膜14的介电常数低的介电常数的材料制成。在这种情况下，不能实现降低在栅电极15的底表面的端部15a处的电场集中的效果。然而，可以利用增加钝化膜16与第二n型层13之间的接触面积实现减少更多的电流泄漏的效果。
p体电极21连续地形成在通过凹部22露出的第二n型层13和p型层12的一部分上。p体电极21由Pd制成。
源电极17连续地形成在p体电极21和部分第二n型层13上方。源电极17由导电材料制成，源电极17建立与第二n型层13的欧姆接触并且具有Ti/Al的分层结构。可以使用Ti/Al/Ni/Au，TiN/Al，Pd/Ti/Al，Ti/Al/Pd等。
漏电极18形成为与衬底10的后表面(与形成有第一n型层11的侧相反的表面)接触。漏电极18由建立与衬底10的欧姆接触的导电材料制成，该导电材料是与源电极17的材料相同的材料。不必说，只要建立欧姆接触，在源电极17与漏电极18之间可以使用不同的材料。
接下来，将参照图2对根据实施方案1的用于制造半导体器件的方法进行描述。
首先，通过在衬底10上借助于MOCVD顺序地沉积第一n型层11、p型层12和第二n型层13来形成半导体层20(参照图2A)。在MOCVD中，使用氨气(NH3)作为氮源，使用三甲基镓(Ga(CH3)3：TMG)作为镓源，并且使用三甲基铝(A1(CH3)3：TMA)作为铝源。使用硅烷(SiH4)作为n型掺杂剂气体，以及使用双(环戊二烯基)镁(Mg(C5H5)2：CP2Mg)作为p型掺杂剂气体。载气为氢气(H2)或氮气(N2)。
随后，在半导体层20的预定位置处通过干蚀刻形成沟槽19和凹部22(参照图2B)。通过干蚀刻形成沟槽19，直到穿过第二n型层13和p型层12并且露出第一n型层11。通过干蚀刻形成凹部22，直到露出p型层12。可以首先形成沟槽19和凹部22中的任一个。通过干蚀刻，在沟槽19的侧表面19b或凹部22的侧表面上形成损伤层。可以通过湿蚀刻去除损伤层。这可以减少经由侧表面的电流泄漏。在这种情况下，湿蚀刻溶液可以是TMAH(四甲基氢氧化铵)。
接下来，在半导体层20的整个顶表面上通过ALD形成由SiO2制成的栅极绝缘膜14。随后，在栅极绝缘膜14的整个顶表面上通过溅射形成由Al制成的栅电极15(参照图2C)。在ALD中，可以使用臭氧或氧等离子体作为氧源。栅极绝缘膜14可以在较低的温度下生长，并且可以实现均匀的膜厚度和较高的膜品质。在如后所述通过ALD形成钝化膜16的情况下，可以以相同的方式使用臭氧或氧等离子体。可以通过CVD或通过溅射而不是ALD形成栅极绝缘膜14。
随后，在栅电极15和沟槽19上方的区域中通过光刻形成抗蚀剂掩模23。之后，通过干蚀刻除了抗蚀剂掩模23正下方的区域之外的区域去除栅电极15(参照图2D)。蚀刻气体例如为基于氯的气体。因此，栅电极15经由栅极绝缘膜14以连续的膜的形式保留在沟槽19的底表面19a、沟槽19的侧表面19b和第二n型层13的在沟槽19的侧表面19b附近处的顶表面13a上。
然后，通过干蚀刻除了抗蚀剂掩模23正下方的区域之外的区域同时留下抗蚀剂掩模23来去除栅极绝缘膜14(图2E)。蚀刻气体例如为基于氟的气体或基于氯的气体。优选使用基于氟的气体。这使得更容易地蚀刻栅极绝缘膜14。栅极绝缘膜14可以通过湿蚀刻而不是干蚀刻来去除。在这种情况下，湿蚀刻溶液例如为氢氟酸或缓冲氟化氢，优选使用氢氟酸溶液。这使得更容易地蚀刻栅极绝缘膜14。
通过蚀刻，栅极绝缘膜14以连续的形式保留在沟槽19的底表面19a、沟槽19的侧表面19b以及第二n型层13的在沟槽19的侧表面19b附近处的顶表面13a上。此外，栅极绝缘膜14的顶表面的端部14a形成为与栅电极15的底表面的端部15a对准。栅极绝缘膜14的底表面的端部14b形成为与第二n型层13的面向栅电极15的底表面的表面接触。因此，可以以自对准方式对栅极绝缘膜14进行蚀刻，从而简化了制造工艺。之后，去除抗蚀剂掩模23。
在实施方案1中用于图案化栅极绝缘膜14和栅电极15的掩模是抗蚀剂掩模。然而，可以使用除了抗蚀剂以外的任何材料，只要其具有对蚀刻栅极绝缘膜14和栅电极15的抗蚀性即可。使用如实施方案1中的抗蚀剂掩模是简单和优选的。
随后，使用剥离(lift-off)技术顺序地形成p体电极21和源电极17。使用剥离技术在衬底10的后表面上形成漏电极18(参照图1和图2F)。在形成p体电极21之前可以形成漏电极18。在形成源电极17之后，可以顺序地形成栅极绝缘膜14和栅电极15。
通过ALD(原子层沉积)，形成由Al2O3制成的钝化膜16，以便覆盖整个顶表面，即栅电极15的顶表面、在栅电极15的端部处的侧表面、在栅极绝缘膜14的端部处的侧表面14c、第二n型层13、在源电极17的端部处的侧表面、以及源电极17的顶表面(参照图1和图2G)。ALD在台阶覆盖性和膜厚度可控性方面是优异的。因此，可以以高再现性形成具有均匀厚度和均匀品质的非晶钝化膜16。第二n型层13的露出的表面被覆盖成与具有均匀厚度和均匀质量的非晶态Al2O3接触，从而有效地抑制由产生在第二n型层13的表面上的表面能级引起的电流泄漏。可以通过CVD或通过溅射而不是ALD形成钝化膜16。可以通过在形成氧化膜之后进行氮化或在形成氮化物膜之后进行氧化来形成氮氧化物膜。
随后，形成保护膜(未示出)以便覆盖钝化膜16，对在钝化膜16的源电极17和保护膜的上方的区域进行干蚀刻以形成接触孔，并且形成连接至源电极17的布线电极(未示出)。以这种方式，制造根据实施方案1的半导体器件。
根据实施方案1的半导体器件的效果汇总如下。首先，栅极绝缘膜14的顶表面的端部14a形成为与栅电极15的底表面的端部15a对准，并且栅极绝缘膜14的底表面的端部14b形成为与第二n型层13的面向栅电极15的底表面的表面接触。与栅极绝缘膜14的底表面的端部14b形成在栅电极15的外侧的情况相比，钝化膜16与第二n型层13的顶表面13a接触的区域增加。由此，抑制了由产生在第二n型层13的表面的表面能级引起的电流泄漏。其次，由于钝化膜16由具有比栅极绝缘膜14的介电常数高的介电常数的材料制成，所以在栅电极15的底表面的端部15a处的电场集中降低。因此，降低器件特性的劣化，从而提高器件的使用寿命。实施方案1的变型1
图3示出了根据实施方案1的变型1的半导体器件的结构。在图3中所示的根据实施方案1的变型1的半导体器件具有其中形成栅极绝缘膜214代替实施方案1的半导体器件的栅极绝缘膜14的结构。其他与实施方案1相同。
栅极绝缘膜214由具有比钝化膜16的介电常数高的介电常数的ZrON制成。栅极绝缘膜214的顶表面的端部214a形成为与栅电极的底表面的端部15a对准，并且栅极绝缘膜214的底表面的端部214b形成在栅电极15外侧(如从栅电极15观察的沿源电极17的方向)的0μm至1μm之间，在栅极绝缘膜214的端部处的侧表面214c倾斜，并且相对于与第二n型层13的顶表面13a(沟槽19的顶表面)垂直的方向，倾斜角度在0°至60°的范围内，第二n型层13的顶表面13a与栅极绝缘膜214的端部处的底表面接触。为了方便起见，正向锥形倾斜角度被定义为正值，并且反向锥形倾斜角度被定义为负值。
栅极绝缘膜214由ZrON制成。然而，可以使用任何其他绝缘材料，例如，ZrO2、HfO2、SiN、ZrON、SiON、Al2O3、AlN、AlON等。
实施方案1的变型2
图4示出了根据实施方案1的另一变型的半导体器件的结构。图4所示的根据实施方案1的变型2的半导体器件具有其中形成栅极绝缘膜314代替栅极绝缘膜14的结构。其他与实施方案1相同。
栅极绝缘膜314的顶表面的端部314a形成在栅电极的底表面的端部15a的内侧，栅极绝缘膜314的底表面的端部314b形成在栅电极15的外侧的0μm至1μm之间。栅极绝缘膜314的端部处的侧表面314c是倾斜的，并且相对于与第二n型层13的顶表面13a(沟槽19的顶表面)垂直的方向，倾斜角度在0°至60°的范围内，第二n型层13的顶表面13a与栅极绝缘膜314的端部处的底表面接触。栅极绝缘膜314由SiO2制成。实施方案2
图5示出根据实施方案2的半导体器件的结构。图5所示的根据实施方案2的半导体器件具有其中形成栅极绝缘膜414代替根据实施方案1的半导体器件的栅极绝缘膜14的结构。其他与实施方案1相同。
栅极绝缘膜414包括两个层414A和414B。与第二n型层13接触的层414A由SiO2制成，与栅电极15接触的层414B由ZrON制成。由此，减少在膜形成期间对半导体层的损伤，并且可以改变栅极绝缘膜414的有效介电常数。栅极绝缘膜414可以具有包括两个层或更多个层的多层结构。可以使用其他材料，例如，SiO2/ZrON、SiO2/Al2O3、SiO2/HfO2、SiO2/ZrO2、SiO2/AlON等。符号“/”意指沉积，A/B意指其中首先形成A的层然后形成B的层的分层结构。将以与在以下提供的材料描述中的含义相同的含义使用符号“/”。在说明书中当栅极绝缘膜具有多层结构时，栅极绝缘膜的介电常数是指整个栅极绝缘膜的有效介电常数。
栅极绝缘膜414的上层414B的顶表面的端部414Ba与栅电极15的底表面的端部15a对准，并且栅极绝缘膜414的下层414A底表面的端部414Ab设置在栅电极15外侧的0μm至1μm之间。此外，栅极绝缘膜414的下层414A的顶表面的端部414Aa与上层414B的底表面的端部414Bb对准。在栅极绝缘膜414的上层414B的端部处的侧表面414Bc垂直于第二n型层13的与下层414A的端部接触的顶表面13a(沟槽19的顶表面)，在栅极绝缘膜414的下层414A的端部处的侧表面414Ac相对于与第二n型层13的顶表面13a(沟槽19的顶表面)垂直的方向倾斜，第二n型层13的顶表面13a与下层414A的端部接触。相对于与第二n型层13的顶表面13a垂直的方向，倾斜角度在0°至60°的范围内。
实施方案2的变型1
图6示出根据实施方案2的变型1的半导体器件的结构。如图6所示，根据实施方案2的变型1的半导体器件具有其中形成栅极绝缘膜514代替图5所示的栅极绝缘膜414的结构。其他与图5相同。
如图6所示，栅极绝缘膜514与栅极绝缘膜414一样包括两个层514A和514B。与第二n型层13接触的下层514A由SiO2制成，并且与栅电极15接触的上层514B由ZrON制成。栅极绝缘膜514与栅极绝缘膜414在端部结构上不同。栅极绝缘膜514的上层514B的顶表面的端部514Ba与栅电极15的底表面的端部15a对准。栅极绝缘膜514的上层514B的底表面的端部514Bb与栅极绝缘膜514的下层514A的顶表面的端部514Aa对准。在上层514B的端部处的侧表面514Bc与在下层514A的端部处的侧表面514Ac齐平，并且侧表面相对于与第二n型层13的顶表面13a(沟槽19的顶表面)垂直的方向的倾斜角度在0°至60°的范围内，第二n型层13的顶表面13a与下层514A的端部接触。栅极绝缘膜514的下层514A的底表面的端部514Ab与第二n型层13接触并且设置在栅电极15外侧的0μm至1μm之间。
实施方案2的变型2
图7示出了根据实施方案2的变型2的半导体器件的结构。如图7所示，根据实施方案2的变型2的半导体器件具有其中形成栅极绝缘膜714和钝化膜716代替图5所示的栅极绝缘膜414和钝化膜16的结构。其他与图5相同。
如图7所示，栅极绝缘膜714与栅极绝缘膜414一样包括两个层714A和714B。与第二n型层13接触的下层714A由SiO2制成，并且与栅电极15接触的上层714B由ZrON制成。栅极绝缘膜714与栅极绝缘膜414在端部结构上不同。
栅极绝缘膜714的上层714B的顶表面的端部714Ba和底表面的端部714Bb与栅电极15的底表面的端部15a对准，并且在上层714B的端部处的侧表面714Bc垂直于第二n型层13的与下层714A的端部接触的顶表面13a(沟槽19的顶表面)。
栅极绝缘膜714的下层714A的顶表面的端部714Aa和底表面的端部714Ab设置在栅电极15的底表面的端部15a的内侧。因此，栅极绝缘膜714的下层714A没有形成在第二n型层13的面向栅电极15的一部分上，即，存在间隙。栅极绝缘膜714的下层714A与第二n型层13接触的区域小于第二n型层13经由栅极绝缘膜714面向栅电极15的区域即栅电极15的正交投影。在下层714A的端部处的侧表面714Ac可以与第二n型层13的顶表面13a(沟槽19的顶表面)垂直或倾斜，第二n型层13的顶表面13a与下层714A的端部接触。在下层714A的端部处的侧表面714Ac相对于与第二n型层13的顶表面13a垂直的方向可以在-60°至60°的范围内，第二n型层13的顶表面13a与在下层714A的端部处的底表面接触。
为了将栅极绝缘膜714的下层714A的顶表面的端部714Aa和底表面的端部714Ab定位在栅电极15的底表面的端部15a的内侧，在如图2E所示的栅极绝缘膜14的蚀刻中，侧蚀刻可以在干蚀刻的情况下在反应性各向同性蚀刻条件下进行较长时间，并且在湿蚀刻的情况下由于湿蚀刻最初是各向同性的而进行较长时间。
如钝化膜16那样，钝化膜716覆盖器件的除了源电极17的接触孔以外的整个顶表面。然而，钝化膜716形成为填充包括第二n型层13面向上述栅电极15但没有形成栅极绝缘膜714的间隙。当通过ALD形成钝化膜716时，可以以好的再现性填充这样的间隙，从而获得品质均匀的非晶膜。
实施方案3
图8示出了根据实施方案3的半导体器件的结构。如图8所示，根据实施方案3的半导体器件具有其中形成栅极绝缘膜614和钝化膜616代替根据实施方案1的半导体器件中的栅极绝缘膜14和钝化膜16的结构。其他与实施方案1相同。
在栅极绝缘膜614中，顶表面的端部614a和底表面的端部614b设置在与栅极绝缘膜14中的端部14a和14b的位置不同的位置，而其他与栅极绝缘膜14相同。如图8所示，栅极绝缘膜614的顶表面的端部614a和底表面的端部614b设置在栅电极15的底表面的端部15a的内侧。因此，存在包括第二n型层13的面向栅电极15但没有形成栅极绝缘膜614的区域的间隙。栅极绝缘膜614与第二n型层13接触的区域小于第二n型层13经由栅极绝缘膜614面向栅电极15的区域即栅电极15的正交投影。栅极绝缘膜614的端部处的侧表面614c可以与第二n型层13的顶表面13a(沟槽19的顶表面)垂直或倾斜，第二n型层13的顶表面13a与在栅极绝缘膜614的端部处的底表面接触。相对于与第二n型层13的顶表面13a垂直的方向，倾斜角度可以在-60°至60°的范围内。
为了将栅极绝缘膜614的顶表面的端部614a和底表面的端部614b定位在栅电极15的底表面的端部15a的内侧，可以以与实施方案2的变型2相同的方式进行蚀刻。
与钝化膜16一样，钝化膜616覆盖器件的除了源电极17的接触孔以外的整个顶表面。然而，钝化膜616形成为填充包括第二n型层13面向栅电极15但没有形成栅极绝缘膜614的间隙616a。其他诸如钝化膜616的材料与实施方案1的钝化膜16的材料相同。
在根据实施方案3的半导体器件中，由于栅极绝缘膜614的顶表面的端部614a和底表面的端部614b设置在栅电极15的底表面的端部15a的内侧，所以第二n型层13的露出的表面大于根据实施方案1的半导体器件中的第二n型层13的露出的表面。因此，钝化膜616与第二n型层13接触的区域大于根据实施方案1的半导体器件中的钝化膜16与第二n型层13接触的区域，从而进一步抑制由产生在第二n型层13的表面上的表面能级引起的电流泄漏。
栅极绝缘膜614的顶表面的端部614a和底表面的端部614b可以设置在离栅电极15的端部15a的内侧的任何程度处。然而，为了改进抑制电流泄漏的效果，栅极绝缘膜614的底表面的端部614b优选地设置在离栅电极15的端部15a的内侧的合理的程度内。然而，栅极绝缘膜614的底表面的端部614b设置在栅电极15的端部15a的内侧的过度地程度内，在蚀刻栅极绝缘膜614时栅电极15可能与第二n型层13直接接触，导致栅电极15与源电极17之间的短路，这是不期望的。
例如，栅极绝缘膜614与半导体层20接触的表面的沟道(根据实施方案3的半导体器件中的p型层12的区域)外侧的区域S优选为尽可能地小以抑制电流泄漏。因此，区域S优选为半导体层20与栅极绝缘膜614和钝化膜616接触的区域的栅电极15经由栅极绝缘膜614和钝化膜616面向半导体层20的区域S0的90％或更小。区域S更优选为区域S0的50％或更小，进一步优选为30％或更小。在抑制电流泄漏方面，区域S最优选为0％(即，沟道部分与栅极绝缘膜614的区域一致)。然而，区域S太小，栅极绝缘膜614难以形成为覆盖沟道部分的整个区域，从而增加栅电极15与第二n型层13接触的可能性。因此，为了平衡制造的容易性和电流泄漏的抑制，区域S优选为半导体层20经由栅极绝缘膜614和钝化膜616面向栅电极15的区域S0的10％或更大。
实施方案3的变型
根据实施方案3的变型的半导体器件的不同之处在于，钝化膜616由与根据实施方案3的半导体器件的钝化膜的材料不同的材料制成。其他与实施方案3相同。钝化膜616的材料具有比栅极绝缘膜614的介电常数低的介电常数。例如，可以使用SiOF、SiOC等。在制造的容易性或膜品质以及低介电常数方面优选使用SiOF。
在根据实施方案3的变型的半导体器件中，以与实施方案3的半导体器件相同的方式抑制由产生在第二n型层13的表面上的表面能级引起的电流泄漏。
此外，由于以下原因，在栅电极15的底表面的端部15a处的电场集中减轻。由于钝化膜616由具有比栅极绝缘膜614的介电常数低的介电常数的材料制成，所以电场也集中在栅电极15的与在栅极绝缘膜614的顶表面的端部614a接触的区域15b处。因此，电场集中在两个位置：栅电极15的底表面的端部15a和区域15b。因此，电场集中分散，导致在栅电极15的底表面的端部15a处电场集中减轻。
为了进一步减轻在栅电极15的底表面的端部15a处的电场集中，钝化膜616由具有尽可能低的介电常数的材料制成。介电常数优选为1至3.8，更优选为2至3.7，进一步优选为3至3.5。
实施方案4
根据实施方案1至3的半导体器件具有相对于与衬底的主表面垂直的方向的垂直导电结构。本发明还可应用于沿平行于衬底的主表面的方向上的水平导电结构。
图9示出了根据实施方案4的将本发明应用于平面栅极水平型结构的半导体器件的实例。根据实施方案4的半导体器件具有Si衬底810、以及经由缓冲层(未示出)形成的由p-GaN制成的Mg掺杂的p型层812，缓冲层包括顺序地沉积在衬底810上的AlN层和未掺杂的GaN层。n型层813A和813B通过Si离子注入单独形成在p型层812的表面的一部分上。
栅极绝缘膜814连续地形成为与n型层813A上的p型层812侧的端部、n型层813A和813B之间的p型层812、以及n型层813B上的p型层812侧的端部接触。栅电极815形成在栅极绝缘膜814上。如图9所示，n型层813A上的栅电极815的底表面的端部815a与栅极绝缘膜814的顶表面的端部814a对准，并且栅极绝缘膜814的底表面的端部814b形成为与n型层813A的面向栅电极815的底表面的端部815a的表面接触。n型层813B上的栅电极815的底表面的端部815a与栅极绝缘膜814的顶表面的端部814a对准，并且栅极绝缘膜814的底表面的端部814b形成为与n型层813B的面向栅电极815的底表面的端部815a的表面接触。在栅极绝缘膜814的端部处的侧表面814c垂直于n型层813A和813B的与栅极绝缘膜814的端部处的底表面接触的顶表面813Aa和813Ba。
源电极817形成在n型层813A上，并且漏电极818形成在n型层813B上。钝化膜816覆盖器件的除了漏电极818、源电极817和栅电极815的接触孔之外的整个顶表面。钝化膜816由与钝化膜16的材料相同的材料制成，其具有比栅极绝缘膜814的介电常数高的介电常数。
在图9所示的根据实施方案4的半导体器件中，与根据实施方案1的半导体器件同样地，也可以获得抑制电流泄漏的效果和减轻在栅电极815的底表面的端部815a处的电场集中的效果。
实施方案4的变型1
根据实施方案4的半导体器件具有水平平面栅极结构。然而，根据实施方案4的半导体器件也可应用于具有水平沟槽栅极结构的半导体器件，其中栅极绝缘膜和栅电极沉积在其上具有沟槽的半导体层上。
图10示出了根据实施方案4的变型1的半导体器件的实例，其中将本发明应用于水平沟槽栅极结构。根据实施方案4的变型1的半导体器件具有Si衬底910、包括顺序地沉积在衬底910上的AlN层和未掺杂GaN层的缓冲层(未示出)、以及半导体层920，半导体层920包括顺序地沉积的p型层912和n型层913。p型层912由掺杂有Mg的p-GaN制成，n型层913由掺杂Si的n-GaN制成或用Si离子注入制成。
形成在半导体层920的预定位置处的沟槽是沟槽919，沟槽919具有穿过n型层913并且到达p型层912的深度。n型层913通过沟槽919被分成两个区域913A和913B。p型层912在沟槽919的底表面919a上露出，并且p型层912、n型层913A和913B在沟槽919的侧表面919b上露出。
栅极绝缘膜914由SiO2制成，并且以膜的形式连续地形成在沟槽919的底表面919a、沟槽919的侧表面919b、n型层913的在沟槽919的侧表面919b附近处的顶表面913a上。如图10所示，栅电极915的底表面的端部915a与栅极绝缘膜914的顶表面的端部914a对准。此外，栅极绝缘膜914的底表面的端部914b形成为与n型层913的面向栅电极915的底表面的端部915a的表面接触。在栅极绝缘膜914的端部处的侧表面914c与n型层913的顶表面913a(沟槽919的顶表面)垂直，n型层913的顶表面913a与在栅极绝缘膜914的端部处的底表面接触。
源电极917形成在n型层913A上，漏电极918形成在n型层913B上。钝化膜916覆盖器件的除了漏电极918、源电极917和栅电极915的接触孔之外的整个顶表面。钝化膜916由与钝化膜16的材料相同的材料制成，其具有比栅极绝缘膜914的介电常数高的介电常数。
在图10所示的根据实施方案4的变型1的半导体器件中，如在根据实施方案1的半导体器件中一样，也可以获得抑制电流泄漏的效果和减轻在栅电极915的底表面的端部915a处的电场集中的效果。
实施方案4的变型2
图11示出了根据实施方案4的变型2的半导体器件的结构，其具有另一水平沟槽栅极结构。如图11所示，根据实施方案4的变型2的半导体器件是水平型的，并且具有其中形成栅极绝缘膜1014和钝化膜1016代替根据实施方案4的变型1的半导体器件中的栅极绝缘膜914和钝化膜916的结构。其他与根据实施方案4的变型1的具有图10中所示的水平沟槽栅极结构的半导体器件相同。
在图11中，栅极绝缘膜1014仅保留在沟槽919的底表面919a上方的一部分上，并且其他部分(栅电极915与n型层913A和913B之间的间隙部分)被填充有钝化膜1016。栅极绝缘膜1014由SiO2制成，并且钝化膜1016由Al2O3制成。在栅极绝缘膜1014的端部处的侧表面1014c垂直于层912的与在栅极绝缘膜1014的端部处的底表面接触的表面(沟槽919的底表面919a)。
在图11中，与根据实施方案4的变型1的具有如图10所示的水平沟槽栅极结构的半导体器件相比，钝化膜1016与n型层913接触的区域增加的更多，并且抑制电流泄漏的效果更好。
变型
本发明包括在一个区域中栅极绝缘膜的底表面的端部设置在栅电极的底表面的端部的外侧的情况和在另一区域中栅极绝缘膜的底表面的端部设置在栅电极的底表面的端部的内侧的情况。
根据实施方案1至4的半导体器件是MOSFET。然而，本发明不限于MOSFET，并且可以应用于具有栅极绝缘膜和栅电极的任何半导体器件诸如IGBT和HFET。
在根据实施方案1至4的半导体器件中，使用第III族氮化物半导体作为半导体层。然而，本发明不限于此，并且可以应用于使用任何半导体材料例如SiC、Si、SiGe和第III-V族半导体材料的半导体器件。本发明适用于使用第III族氮化物半导体或SiC的情况，尤其用于使用第III族氮化物半导体的情况，因为这种材料中由表面能级引起的电流泄漏是显著的。
如实施方案或变型所示，只要栅极绝缘膜的顶表面的端部与栅电极的底表面接触，则在栅极绝缘膜的端部处的侧表面不必垂直于而是可以倾斜于半导体层的与在栅极绝缘膜的端部处的底表面接触的表面。换言之，在栅极绝缘膜的端部处的侧表面相对于与半导体层的与在栅极绝缘膜的端部处的底表面接触的表面垂直的方向在-60°至60°的范围内。半导体层的与在栅极绝缘膜的端部处的底表面接触的表面例如当栅极绝缘膜的端部在沟槽的底表面上时是沟槽的底表面、当栅极绝缘膜的端部在沟槽的侧表面上时是沟槽的侧表面、以及当栅极绝缘膜的端部在沟槽的顶表面上时是沟槽的顶表面。实施方案4的变型2是栅极绝缘膜的端部在沟槽的底表面上的情况的实例，并且其他实施方案和变型是栅极绝缘膜的端部在沟槽的顶表面上的情况的实例。然而，在端部处的侧表面的倾斜角度设定在-60°至60°的范围内，优选-45°至45°，更优选为-30°至30°。这是因为钝化膜与半导体层的表面接触的区域充分地增加，从而减少了电流泄漏。当在端部处的侧表面的角度变化时，平均倾斜角度可以在-60°至60°的范围内。当栅极绝缘膜包括两个层或更多个层时，每个层的端部处的侧表面的倾斜角度可以是任何值，只要其在-60°至60°的范围内即可。
本发明的半导体器件可以应用于功率器件等。

Claims (21)

1.一种半导体器件，包括：半导体层；形成在所述半导体层的表面的一部分上的栅极绝缘膜；经由所述栅极绝缘膜形成在所述半导体层的表面上的栅电极；形成在所述半导体层的表面的一部分上的与所述栅电极隔开的电极；以及钝化膜，所述钝化膜形成为与所述半导体层的表面的除了其上具有所述栅极绝缘膜和所述电极的区域之外的区域接触并且由与所述栅极绝缘膜的材料不同的绝缘材料制成，
其中所述栅极绝缘膜的顶表面的端部与所述栅电极的底表面接触，所述栅极绝缘膜的端部处的侧表面在相对于与所述半导体层的在所述栅极绝缘膜的所述端部处的接触底表面的表面垂直的方向的-60°至60°的范围内。
2.根据权利要求1所述的半导体器件，其中所述钝化膜由具有比所述栅极绝缘膜的材料的介电常数高的介电常数的材料制成。
3.根据权利要求2所述的半导体器件，其中所述栅极绝缘膜由SiO2制成，所述钝化膜由选自Al2O3、ZrON、AlON、ZrO2、HfO2和HfON中的至少一种制成。
4.根据权利要求1所述的半导体器件，其中所述钝化膜由具有比所述栅极绝缘膜的材料的介电常数低的介电常数的材料制成。
5.根据权利要求4所述的半导体器件，其中所述栅极绝缘膜由SiO2制成，所述钝化膜由SiOF或SiOC制成。
6.根据权利要求1至5中任一项所述的半导体器件，其中所述栅极绝缘膜的底表面的端部设置在所述栅电极的底表面的端部的内侧。
7.根据权利要求1至6中任一项所述的半导体器件，其中所述栅极绝缘膜的与所述半导体层接触的表面的沟道外侧的区域为所述半导体层的与所述栅极绝缘膜和所述钝化膜接触的区域的所述栅电极经由所述栅极绝缘膜和所述钝化膜面向所述半导体层的区域的90％或更小。
8.根据权利要求1至5中任一项所述的半导体器件，其中所述栅极绝缘膜的底表面的端部设置在所述栅电极的底表面的端部的外侧。
9.根据权利要求1至8中任一项所述的半导体器件，其具有沟槽栅极结构，其中所述半导体层的所述表面具有沟槽，并且所述栅极绝缘膜形成在所述沟槽的侧表面或底表面上。
10.根据权利要求1至9中任一项所述的半导体器件，其具有垂直型结构，其中在与所述半导体层的主表面垂直的方向上建立电传导。
11.根据权利要求1至10中任一项所述的半导体层，其中所述半导体层由第III族氮化物半导体制成。
12.一种用于制造半导体器件的方法，所述半导体器件包括：半导体层；形成在所述半导体层的表面的一部分上的栅极绝缘膜；经由所述栅极绝缘膜形成在所述半导体层的表面上的栅电极；形成在所述半导体层的表面的一部分上的与所述栅电极隔开的电极；以及钝化膜，所述钝化膜形成为与所述半导体层的表面的除了其上具有所述栅极绝缘膜和所述电极的区域之外的区域接触并且由与所述栅极绝缘膜的材料不同的绝缘材料制成，所述制造方法包括：
在所述半导体层的所述表面上形成所述栅极绝缘膜；
使用掩模在所述栅极绝缘膜上的预定区域上形成所述栅电极；以及
蚀刻所述栅极绝缘膜同时留下所述掩模，使得所述栅极绝缘膜的顶表面的端部与所述栅电极的底表面接触，并且使得所述栅极绝缘膜的端部处的侧表面在相对于与所述半导体层的在所述栅极绝缘膜的端部处的接触底表面的表面垂直的方向的-60°至60°的范围内。
13.根据权利要求12所述的用于制造半导体器件的方法，其中所述钝化膜由具有比所述栅极绝缘膜的介电常数高的介电常数的材料制成。
14.根据权利要求12所述的用于制造半导体器件的方法，其中所述钝化膜由具有比所述栅极绝缘膜的材料的介电常数低的介电常数的材料制成。
15.根据权利要求12至14中任一项所述的用于制造半导体器件的方法，其中蚀刻所述栅极绝缘膜是将所述栅极绝缘膜蚀刻成使得所述栅极绝缘膜的底表面的端部设置在所述栅电极的底表面的端部的内侧。
16.根据权利要求12至15中任一项所述的用于制造半导体器件的方法，其中所述栅极绝缘膜与所述半导体层接触的表面的沟道外侧的区域为所述半导体层的与所述栅极绝缘膜和所述钝化膜接触的区域的所述栅电极经由所述栅极绝缘膜和所述钝化膜面向所述半导体层的区域的90％或更小。
17.根据权利要求12或14所述的用于制造半导体器件的方法，其中蚀刻所述栅极绝缘膜是将所述栅极绝缘膜蚀刻成使得所述栅极绝缘膜的底表面的端部设置在所述栅电极的所述底表面的端部的外侧。
18.根据权利要求12至17中任一项所述的用于制造半导体器件的方法，其中通过使用基于氟的气体的干蚀刻来蚀刻所述栅极绝缘膜。
19.根据权利要求12至17中任一项所述的用于制造半导体器件的方法，其中通过使用氢氟酸的湿蚀刻来蚀刻所述栅极绝缘膜。
20.根据权利要求12至17中任一项所述的用于制造半导体器件的方法，其中所述掩模为抗蚀剂掩模。
21.根据权利要求12至20中任一项所述的用于制造半导体器件的方法，其中所述钝化膜通过原子层沉积形成。
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