CN107564810A - 使用定向离子束形成电极沟槽和含沟槽电极结构的半导体器件 - Google Patents

使用定向离子束形成电极沟槽和含沟槽电极结构的半导体器件 Download PDF

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Abstract

本公开涉及使用定向离子束形成电极沟槽和含沟槽电极结构的半导体器件。例如，通过在半导体衬底(500a)的处理表面(101a)上引导具有束发散角(θ)的离子束(690)，在半导体衬底(500a)中形成平行的电极沟槽(150a)。定向离子束(690)的中心轴以倾斜角(α)相对于处理表面(101a)的法线(105)倾斜，其中倾斜角(α)和束发散角(θ)中的至少一个不等于0。半导体衬底(500a)在形成电极沟槽(150a)期间沿着平行于处理表面(101a)的方向移动。导电电极(155)形成在电极沟槽(150a)中，其中电极沟槽(150a)的第一侧壁(151)通过第一倾斜角相对于法线(105)倾斜，第二侧壁(157)通过第二倾斜角相对于法线(105)倾斜，其中。

Description

使用定向离子束形成电极沟槽和含沟槽电极结构的半导体 器件
技术领域
本公开总体上涉及半导体领域，并且更具体地，涉及使用定向离子束(或称为被引导的离子束，directed ion beam)形成电极沟槽和含沟槽电极结构的半导体器件。
背景技术
具有并行电连接的晶体管单元的功率半导体器件可以包括不同类型的电极结构。例如，施加给栅电极的电位导通和截止晶体管单元，并且施加给场电极的适当电位可以提高阻挡能力和/或可以屏蔽栅电极免受漏极电位。在延伸到半导体裸片中的沟槽中形成电极结构，使得减小了晶体管单元的横向尺寸，并且提高了功率半导体器件的面积效率。
期望进一步改进包括形成在沟槽中的电极结构的半导体器件的特性。
发明内容
利用独立权利要求的主题实现该目的。从属权利要求与进一步的实施例相关。
根据一个实施例，具有束发散角θ的离子束被引导在半导体衬底的处理表面上，以在半导体衬底中形成并行的电极沟槽。离子束的中心轴以倾斜角α相对于处理表面上的法线倾斜，其中束发散角θ和倾斜角α中的至少一个不等于0。在形成电极沟槽期间，沿着与处理表面平行的方向移动半导体衬底。导电电极形成在电极沟槽中。电极沟槽的第一侧壁以第一倾斜角相对于法线倾斜。第二侧壁以第二倾斜角相对于法线倾斜，其中
根据另一实施例，一种半导体器件包括从第一表面延伸进入半导体部分中的沟槽栅极结构。沟槽栅极结构的第一侧壁和相对的第二侧壁相互平行，并且沟槽栅极结构通过倾斜角相对于第一表面的法线倾斜。在半导体部分的台面部分中，至少一个侧壁注入区与沟槽栅极结构直接邻接，其中沿着第一侧壁和第二侧壁中的一个选择性地形成侧壁注入区。
根据又一实施例，一种半导体器件包括从第一表面延伸进入半导体部分中的电极结构。电极结构的平行第一侧壁垂直于第一表面。与第一侧壁相对的平行第二侧壁通过大于0°的倾斜角相对于第一表面的法线倾斜。本体区域形成在半导体部分的位于电极结构之间的台面部分中。在台面部分中，本体区域与漏极结构形成第一pn结并且与源极区域形成第二pn结。
本领域技术人员将在阅读以下详细描述并且查看附图之后意识到附加特征和优势。
附图说明
包括附图以提供对本发明的进一步理解并且结合到说明书中且组成说明书的一部分。附图示出了本发明的实施例，并且与说明书一起用于解释本发明的原理。将容易意识到本发明的其他实施例和预期优势，因为通过参考以下详细描述而更好理解。
图1A是根据一个实施例的用于示出在形成蚀刻掩模之后的制造半导体器件的方法的半导体衬底的一部分的示意性垂直截面图。
图1B是示出图1A的半导体衬底相对于定向离子束的移动的示意图，其中定向离子束相对于半导体衬底的处理表面的法线倾斜。
图1C是图1A的半导体衬底部分在图1B的定向离子束中的示意性截面图。
图1D是在通过定向离子束形成电极沟槽之后的图1C的半导体衬底部分的示意性垂直截面图。
图1E是在电极沟槽中形成电极结构之后的图1D的半导体衬底部分的示意性垂直截面图。
图2A是根据一个实施例的用于示出在形成电极沟槽期间的制造半导体器件的方法的半导体衬底的一部分的示意性垂直截面图，其与具有平行于非垂直主晶面的侧壁的电极结构的形成相关。
图2B是在电极沟槽中形成电极结构之后的图2A的半导体衬底部分的示意性立体图。
图3A是根据一个实施例的用于示出在电极沟槽的第一侧壁中的第一注入期间使用侧壁注入制造半导体器件的方法的半导体衬底的一部分的示意性垂直截面图。
图3B是在第一侧壁的部分中的第二注入期间的图3A的半导体衬底部分的垂直截面图。
图3C是在与第一侧壁相对的第二侧壁中的第三注入期间的图3B的半导体衬底部分的垂直截面图。
图3D是在电极沟槽中形成电极结构之后的图3C的半导体衬底部分的垂直截面图。
图4A是根据一个实施例的用于示出在第一定向离子束的施加期间使用具有对称倾斜定向离子束的两个连续蚀刻工艺制造半导体器件的方法的半导体衬底的一部分的示意性垂直截面图。
图4B是在第二定向离子束的施加期间的图4A的半导体衬底部分的示意性垂直截面图。
图5A是根据一个实施例的用于示出在发散定向离子束的施加期间使用用于形成电极沟槽的发散定向离子束制造半导体器件的方法的半导体衬底的一部分的示意性垂直截面图。
图5B是在电极沟槽中形成电极结构之后的图5A的半导体衬底部分的示意性垂直截面图。
图6A是根据一个实施例的用于示出在双向离子束的施加期间使用形成电极沟槽的双向离子束制造半导体器件的方法的半导体衬底的一部分的示意性垂直截面图。
图6B是在电极沟槽中形成电极结构之后的图6A的半导体衬底部分的示意性垂直截面图。
图7是根据一个实施例的半导体器件的一部分的示意性立体图，其与具有不对称晶体管单元和倾斜沟槽栅极结构的SiC TIGFET(沟槽绝缘栅场效应晶体管)相关。
图8A是根据一个实施例的半导体器件的一部分的示意性垂直截面图，其与具有对称倾斜沟槽栅极结构的JFET(结型场效应晶体管)相关。
图8B是根据一个实施例的半导体器件的一部分的示意性垂直截面图，其与具有垂直和非垂直侧壁的沟槽栅极结构的JFET相关。
图8C是根据一个实施例的半导体器件的一部分的示意性垂直截面图，其与具有分支状沟槽栅极结构的JFET相关。
图9是根据一个实施例的半导体器件的一部分的示意性立体图，其与具有窄台面部分的IGBT(绝缘栅型双极晶体管)相关。
具体实施方式
在以下详细描述中，参照形成本文的一部分并且通过可以实践本发明的示例性具体实施例示出的附图。应该理解，可以利用其他实施例，并且在不背离本发明的范围的情况下可以进行结构或逻辑改变。例如，针对一个实施例示出或描述的特征可用于与其他实施例结合来产生又一实施例。本发明包括这些修改和变化。使用特定语言来描述示例，它们不应构建为限制所附权利要求的范围。附图不按比例绘制并且仅为了说明的目的。如果没有其他说明，则对应元件在不同附图中通过相同的参考符号来表示。
术语“具有”、“包含”、“包括”等是开放性术语，它们表示所提结构、元件或特征的存在，但是不排除附加元件或特征的存在。冠词“一个”和“该”用于包括多个和单个，除非上下文另有明确指定。
术语“电连接”描述电连接元件之间的永久性低欧姆连接，例如所关注元件之间的直接接触或者通过金属和/或重掺杂半导体的低欧姆连接。术语“电耦合”包括适用于信号传输的一个或多个中间元件可以设置在电耦合元件(例如，可被控制为临时地在第一状态下提供低欧姆连接且在第二状态下提供高欧姆电去偶)之间。
附图通过在掺杂类型“n”或“p”后面表示“-”或“+”示出了相对掺杂浓度。例如，“n-”表示比“n”掺杂区域的掺杂浓度低的掺杂弄调度，而“n+”掺杂区域具有的掺杂浓度高于“n”掺杂区域的掺杂浓度。相同的相对掺杂浓度的掺杂区域不是必须具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。
图1A至图1E表示通过定向离子束蚀刻形成倾斜沟槽电极结构的方法。
图1A示出了半导体衬底500a，其包括通过光刻在半导体基底100a的前侧处的处理表面101a上形成的蚀刻掩模410。半导体基底100a是晶体半导体材料，例如硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)或AIIIBV半导体，诸如氮化镓(GaN)。半导体基底100a可以是或者可以包括通过锯切由晶锭得到的半导体晶圆。半导体基底100a可以包括一个或多个外延半导体层，其可以包含均匀分布的掺杂物或者可以包括水平和/或垂直图案化的掺杂区域。
处理表面101a可以是平坦的或者可以是交错的，其中平行第二表面部分连接平行第一表面部分。半导体基底100a的背部上的支持表面102a平行于平坦的处理表面101a或者平行于交错处理表面101a的平均表面。平坦处理表面101a或者交错处理表面101a的平均表面的法线105限定了垂直方向。与垂直方向正交的方向是水平方向。
蚀刻掩模410可以形成一个单种材料或者可以是不同材料(诸如氮化硅、氮氧化硅、氧化硅，例如热生长氧化硅或沉积氧化物，例如TEOS氧化物(通过将原硅酸四乙酯用作前体形成的氧化硅)或碳)的层的堆叠件。
掩模开口411的水平截面可以是条状，其水平长度超过水平宽度的十倍或者可以是两个正交的水平宽度(例如近似为相等的水平宽度，诸如具有圆化或斜面边角的圆形或正方形)在相同的幅度级内的点。
根据一个实施例，掩模开口411可以形成平行等距条的规则图案，其中条的纵轴垂直于截面延伸。掩模开口411的水平宽度w1可以在50nm至50μm的范围内，例如从100nm到2μm或者从2μm到10μm。相邻的掩模开口411之间的中心至中心距离(p1)可以在50nm到80μm的范围内，例如100nm到2μm或者2μm到50μm或者3μm到30μm。
如图1B所示，半导体衬底500a被传送到定向离子束装置600。
定向离子束装置600可以包括生成并加速离子的等离子体单元610。例如，等离子体单元600生成电子并在阴极和阳极电极之间加速电极，其中电子离子化惰性气体(如氩(Ar))的原子。等离子体单元610将生成的离子成形为定向离子束690，其具有限定的截面形状。
定向离子束690的截面形状可以近似为圆形或椭圆。根据一个实施例，定向离子束690的水平截面是带，其纵轴在垂直于截面的方向上延伸，其中带的纵向延伸大于半导体衬底500a的水平直径并且其中带的水平宽度在多达几十毫米的范围内。
偏转单元615将定向离子束690传输至处理单元620，其中定向离子束690撞击到半导体衬底500a的处理表面101a上。
在处理单元620中，半导体衬底500a被放置在保持器622上，其可以向半导体衬底500a施加吸引定向离子束690中的离子的电位。运输单元624沿着平行于处理表面101a的方向移动保持器622和半导体衬底500a，使得定向离子束690以相同的撞击角度并且以参照偏转单元615的相同距离连续地扫描完整的处理表面101a。
定型离子束690可以具有束发散角θ>0，可以是具有束发散角θ＝0的非发散束，或者可以是具有两个非发散束分量的双向束，其中心轴相对于处理表面101a的法线105对称倾斜。
偏转单元615以使得定向离子束690不垂直地撞击到半导体衬底500a的处理表面101a上的方式来引导定向离子束690(如果θ＝0)。对于束发散角θ>0，带状定向离子束690的束轴695与处理表面101a的法线105之间的倾斜角α可以等于θ/2，使得带状定向离子束690的一个斜面垂直于处理表面101a。根据与束发散角θ大于0的另一实施例，倾斜角α等于0，使得带状定向离子束690的相对的第一和第二斜面相对于带状定向离子束690的中心面对称地倾斜。
半导体衬底500a可以在施加定向离子束690期间移动或者可以在定向离子束690被临时取消或抑制期间移动。
等离子体单元610和处理单元620可以包括独立的室，其中偏转单元615将定向离子束690从等离子体室传输至处理室，并且其中可以向处理室提供又一气体反应剂。根据其他实施例，等离子体单元610和处理单元620可以共享相同的室。
图1C示出了定向离子束690以相对于处理表面101a的法线105的倾斜角α撞击到半导体衬底500a上。在所示实施例中，定向离子束690不发散并且倾斜角α不等于0。例如，倾斜角α至少为4°。根据其他实施例，倾斜角α在50°至60°的范围内或者在8°至30°的范围内。
通过蚀刻掩模410的掩模开口411撞击到半导体基底100a的露出部分上的离子通过动量传递或者通过动量传递和化学处理(其使用蚀刻剂和等离子体能量以引起溶解露出给定向离子束690的半导体材料的化学反应)的组合来释放半导体基底100a的部分。例如，在施加定向离子束690期间，基于氯或氟的蚀刻剂(诸如CF4或者包含HBr和/或Cl2的混合物)可以被馈送给处理单元620。
如图1C所示，定向离子束690在半导体基底100a通过掩模开口411露出的区域中形成电极沟槽150a。定向离子束690还可以消耗蚀刻掩模410的一部分，使得在完成电极沟槽150a的阶段中将蚀刻掩模410减小为部分消耗的蚀刻掩模415。在一些实施例中，蚀刻掩模410可以不被定向离子束690消耗，并且保持为原始形成的样子。由于倾斜蚀刻，限定沟槽蚀刻的掩模边缘将它们的形式从矩形形状变为具有倾斜侧壁的掩模。根据掩模的蚀刻率和半导体衬底的蚀刻率的比率，这还会影响沟槽上部处的形状。电极沟槽150a的深度可以在1μm至10μm的范围内，例如3μm至7μm。
图1D示出了去除图1C的部分消耗蚀刻掩模415之后的半导体衬底500a。第一侧壁151相对于法线105的斜角与相对的第二侧壁152相对于法线105的第二斜角是对称的，即
在电极沟槽150a中，形成用于晶体管单元的电极的至少一部分或者接触结构以形成与晶体管单元的电极的欧姆接触，其中晶体管单元例如可以是JFET(结型场效应晶体管)单元或IGFET(绝缘栅型场效应晶体管)单元。形成电极可以包括向第一和第二侧壁151、152中的至少一个中注入掺杂物以形成注入区，并且利用形成与注入区的欧姆接触的接触材料或者与半导体基底100a绝缘的导电材料来填充电极沟槽150a。
图1E表示形成在图1D的电极沟槽150a中的绝缘电极结构150的实施例，其中绝缘电极结构150包括导电电极155，其可以来自重掺杂多晶硅或者其可以包括不同导电材料(例如，氮化钛(TiN)、钛钨(TiW)、氮化钽(TaN)、铝(Al)、铜(Cu)和钨(W)，或者具有多晶硅的一个或多个金属层的组合)的两层或更多层。
导电电极155可以电连接至负载端子，例如连接至IGFET或JFET的源极端子或者IGBT的发射极端子或者控制电极(例如，IGFET、JFET或IGBT的栅电极)。
电极电介质159可以将导电电极155与半导体基底100a分离。对于JFET单元来说，电极电介质159是不存在的，并且导电电极155可以直接与相邻电极结构150之间的半导体基底100a的台面部分170邻接，其中台面部分170可以包括IGFET单元或JFET单元的半导体部分。
图2A和图2B表示基于具有六边形晶格的半导体材料制造半导体器件的方法，其中定向离子束蚀刻电极沟槽150a，至少第一侧壁151与主晶面平行。
在图2A中，半导体衬底500a包括半导体基底100a，其源于具有六边形晶格的半导体材料，诸如碳化硅(SiC)或氮化镓(GaN)。例如，半导体材料是2H-SiC(2H多型体的SiC)、6H-SiC或15R-SiC。根据一个实施例，半导体材料是4H-SiC。半导体基底100a可以包括例如通过锯切从碳化硅晶锭得到的基底部分以及在基底部分上生长的一个或多个外延层。
半导体基底100a的正面处的处理表面101a以及与正面相对的支持表面102a被定向为相互平行。主要晶体方向(例如，<0001>晶轴)相对于水平面的法线105以偏轴角β>0倾斜。另一主要晶体方向(例如，<11-20>晶轴)相对于水平面以偏轴角β倾斜，并且<1-100>晶轴正交于截面。根据另一实施例，<1-100>晶轴相对于水平面以偏轴角β倾斜，并且<11-20>晶轴正交于截面。
处理表面101a可以为锯齿状，并且可以包括平行的相互偏移且相对于水平面以偏轴角β倾斜的第一表面部分以及相对于第一表面部分倾斜且连接第一表面部分的第二表面部分，使得锯齿状的处理表面101a在截面中的截面线近似为锯齿线，并且平均表面平行于水平面。根据其他实施例，处理表面101a是平坦的。正面处的处理表面101a与背面的支持表面102a之间的距离与在稍后阶段从半导体衬底500a得到的半导体器件的额定阻挡能力相关。处理表面101a与支持表面102a之间的半导体基底100a的总厚度可以在几百nm到几百μm的范围内，或者在4μm和200μm之间的范围内。
具有掩模开口411的蚀刻掩模410形成在处理表面101a上。掩模开口411的侧壁可以近似为垂直的或者可以在使用定向离子束和蚀刻剂选择性地去除蚀刻掩模410的材料的辅助工艺中被开槽(chamfered)。
非发散定向离子束690可以被引导在与晶轴<0001>平行的半导体衬底500a上，即，倾斜角α等于偏轴角β。在例如在定向离子束690撞击到半导体衬底500a上的注入期间或者在连续注入周期之间的空闲周期中，半导体衬底500a沿着与处理表面101a平行的水平方向移动，使得处理表面101a与定向离子束690的源之间的距离对于横跨完整处理表面101的注入保持几乎相同。例如，横跨半导体衬底500的处理表面101a与虚拟束源之间(例如，图1B的偏转单元615)的距离的偏差小于10mm，例如小于5mm，例如甚至小于1mm或者小于100nm。
任选地，撞击的定向离子束690与气体蚀刻剂组合，以在半导体基底100a中形成电极沟槽150a，其中电极沟槽150a的侧壁151、152是主晶面，例如(11-20)晶面，电荷载流子迁移率与其他晶面相比较高。电极沟槽150a的底部可以平行于处理表面101a，正交于束轴695或者可以具有由水平面和正交于束轴695的平面约束的形状。
电极电介质159可以形成为至少对电极沟槽150a的第一和第二侧壁151、152加衬。例如，含氧环境中的加热处理可以形成完全地对电极沟槽150进行加衬的热氧化硅。在形成电极电介质159之后或之前去除蚀刻掩模410的剩余部分，其中处理表面101a被清洁。
沉积填充电极沟槽150a的一种或多种导电材料。去除导电材料沉积在电极沟槽150外的部分。
图2B示出了可在电极沟槽150a中形成沟槽栅极结构的电极结构150。导电电极155可以形成栅电极，并且电极电介质159可形成栅极电介质。
用于具有<11-20>晶轴的偏轴定向的SiC衬底中的不对称晶体管单元的传统方法提供随着与表面的距离的增加而逐渐变细的沟槽栅极结构。与具有逐渐变细的侧壁的沟槽栅极结构相比，对于相邻电极结构150之间的给定中心至中心距离p1和底部处的电极结构150的给定宽度，平行但倾斜的第一和第二侧壁151、152在处理表面101a处留下显著较大的顶部台面宽度w2。
例如用于选择性地针对台面部分170形成电接触或者用于选择性地在台面部分170的部分顶面中形成不对称的掺杂区域的图案化处理限定用于顶部台面宽度w2的下限。在给定的顶部台面宽度w2处，图2B的电极结构150可以以较小的中心至中心距离p1来布置，并且允许半导体器件具有更高的面积效率。
与针对干蚀刻装置的平坦电极以倾斜位置保持SiC衬底的方法相比，处理表面101a与离子束源之间的距离横跨完整的处理表面101a保持相同，使得横跨图2A的半导体衬底500a的沟槽栅极结构1510的形状、深度和宽度变化相对较小。
图3A至图3D表示用于在具有六边形晶格并具有主晶轴相对于水平定向的处理表面101a的偏轴角β的半导体衬底中的不对称晶体管单元的注入区的形成，其中β>0。
根据图3A，如参照图2A所述在半导体衬底500a中形成电极沟槽150a，其第一侧壁151平行于主要晶面，例如(11-20)晶面或(1-100)晶面。
在定向离子束690的束轴695和处理表面101a的法线105之间，以第一注入角ψ1通过第一侧壁151选择性地注入第一掺杂离子701。第一注入角ψ1可以是0°，使得注入是垂直的。台面部分170屏蔽第二侧壁152和部分底部免受第一掺杂离子701撞击，第一掺杂离子701可以是对应于本体区域的导电类型或者对应于源极区域的导电类型的电荷类型。在所示实施例中，第一掺杂离子701具有源极区域中的掺杂物的电荷类型。第一掺杂离子701沿着电极沟槽150a的第一侧壁151形成前体注入区132a。
图3B关注以束轴695相对于法线105的第二注入角ψ2的第二掺杂离子702的注入，其中台面部分170选择性地屏蔽第一侧壁151被定向为朝向支持表面102a的下部，并且将第一侧壁151的上部露出给第二掺杂离子702。第二掺杂离子702具有与第一掺杂离子701相反的电荷类型，并且沿着第一侧壁151的上部过度补偿沟道注入区121a中的第一掺杂离子701。前体注入区132a的剩余下部(其被定向为朝向支持表面102a)形成结注入区132b。如图3A和图3B所述实现的结构例如允许用于IGBT的浮置p阱区的成本有效实现。通常，对于环绕栅极沟槽底部的浮置p阱的形成要求非常长的扩散时间和高扩散问题。
图3C关注在束轴695与法线105之间以第三注入角ψ3注入第二掺杂离子702的电荷类型的第三掺杂离子703，以沿着第二侧壁152以及沿着电极沟槽150a的底部的至少一部分形成屏蔽注入区128a。半导体衬底500a的热处理可以退火注入损害并且可以一定程度地扩散注入的第一、第二和第三掺杂离子701、702、703。
图3D示出了本体区域120，其包括由图3A的沟道注入区121a中的掺杂物形成的沟道区域121并且沿着第一侧壁151以近似均匀的宽度延伸。由图3B的结注入区132b中的掺杂物形成的结区域132与沟道区域121直接邻接并且改进临时形成在沟道区域121中的反转沟道的电连接。由图3C的屏蔽注入区128a中的掺杂物形成的屏蔽区域128沿着第二侧壁152以近似均匀的宽度延伸并且可以与结区域132直接邻接。
如参照图2B所述，电极结构150，例如沟槽栅极结构可以形成在电极沟槽150a中。源极区域110可以形成在半导体基底100a的台面部分170中。漏极结构130可形成在电极结构150与支持表面102a之间。
图3A至图3C所示的注入可以如图所示进行组合。利用形成屏蔽区域128、沟道区域121和结区域132的其他方法，其他实施例包括通过电极沟槽150a的侧壁的仅一种注入或者组合两种注入。每种注入都可以是单种注入或者可以组合多种注入，其中稍稍改变注入角度和/或改变掺杂浓度。
接近反转沟道的端部的结区域132避免了导通状态期间的负电荷的累积，其中累积的负电荷可源于穿过沟道区域121并涌进漏极结构130的大量电子。沿着第一侧壁151的注入的注入角度的变化可用于改变电极沟槽150a的深度上的n掺杂。例如，在结区域132与沟道区域121直接邻接的部分中，掺杂剂量可以高于与沟道区域121相距更大距离的部分的掺杂剂量。
其他实施例可以使用用于形成补偿结构的倾斜注入。又一实施例关注基于掺杂浓度的垂直变化的垂直结端子，其中通过台面部分170的伸长部分(craning section)而部分吸收垂直注入的离子来实现垂直变化。
相对于处理表面101a的法线105倾斜的非发散定向离子束、发散离子束和/或双向离子束可用于收缩沟槽电极结构之间的台面部分170的水平尺寸。
图4A和图4B所示的方法使用两个连续施加的非发散定向离子束690来形成电极沟槽，其中垂直轴相互倾斜。
具有掩模开口411的蚀刻掩模410形成在半导体基底100a的处理表面101a上。沿着平行于处理表面101a的方向移动半导体衬底500a。定向离子束690相对于处理表面101a的法线105以第一倾斜角α1撞击。
如图4A所示，定向离子束690形成电极沟槽1501a，其第一和第二侧壁151、152相对于处理表面101a倾斜第一倾斜角α1。
例如通过牺牲填充或者例如如图4B所示通过形成第一电极结构1501来封闭电极沟槽1501a。
补充蚀刻掩模412在第一电极结构1501之间形成有掩模开口413。补充定向离子束690以相对于法线的倾斜角α2被引导至半导体衬底500a。倾斜角α2可以是0°，使得补充定向离子束690垂直地撞击到处理表面101a上。
在图4B所示实施例中，倾斜角α2等于-α1并且形成第二电极沟槽1502a，其中第二电极沟槽1502a和第一电极结构1501的第一和第二侧壁151、152相对于法线对称地倾斜。
可以去除补充蚀刻掩模412，并且在第二电极沟槽1502a中形成第二沟槽电极结构。两个电极结构的导电电极155可以电连接至相同的器件端子或者不同的器件端子。例如，导电电极155可以电连接至JFET的控制端子，或者第一和第二沟槽电极结构中的一些可以电连接至IGBT的栅极端子而另一些连接至IGBT的负载端子。
图5A和图5B关注使用发散定向离子束699在凸出的电极结构150之间形成窄台面部分170的方法。
图5A所示的半导体衬底500a包括形成在半导体基底100a的处理表面101a上的蚀刻掩模410。发散定向离子束699被引导至正面。发散离子束的束发散角θ可以大于5°，例如大于10°。束轴695可以垂直于处理表面101a或者可以倾斜角α相对于处理表面101a的法线105倾斜。在所示实施例中，倾斜角α是束发散角θ的一半，α＝θ/2。在注入期间，例如，在施加发散定向离子束699期间或者在发散定向离子束699撞击在半导体衬底500a上的连续有效周期之间的空闲周期期间，沿着平行于处理表面101a的方向移动半导体衬底500a。
发散定向离子束699形成电极沟槽150a，其具有垂直的第一侧壁151和与第一侧壁151相对的倾斜第二侧壁152，其中第二侧壁152与法线105之间的倾斜角等于束发散角θ。相邻的电极沟槽150a在与处理表面101a的距离方向上窄化中间的台面部分170。电极沟槽150a的底部可以平行于处理表面101a、正交于束轴695或者可以具有通过水平面和正交于束轴695的平面约束的形状。
可以去除蚀刻掩模410。在去除蚀刻掩模410之前或之后，在图5A的电极沟槽150a中形成图5B所示的电极结构150。电极结构150可以包括导电电极155，其与台面部分170的至少一部分直接邻接或者通过电极电介质159与台面部分170分离。
在与处理表面101a的距离方向上窄化台面部分170去耦关注台面部分170的顶面的顶部台面宽度w2的一些设计要求，例如通过台面部分170的限制部分(即，台面部分170的最窄部分)的掺杂浓度和收缩宽度w3确定的物理特性的光刻要求。比率w2:w3可以至少为3:2、2:1或者至少5:1。
图6A使用双向离子束698，其包括相对于法线105具有对称倾斜角α、-α的两个分量。所得到的电极沟槽150a分别包括两个对称分支157a、158a。
图6B示出了具有对称电极分支157、158的电极结构150，其中第一和第二侧壁151、152具有对称的倾斜角其中且
图7示出了SiC-TIGFET(碳化硅沟槽绝缘栅型场效应晶体管)501，其可以通过使用如参照图3A至图3C所讨论的通过相对于处理表面的法线倾斜的电极沟槽的侧壁的有角度注入来形成。
SiC-TIGFET 501包括得自碳化硅的半导体部分100。半导体部分的第一表面101和背面的第二表面102相互平行。第一表面101和第二表面102之间的距离与SiC-TIGFET 501的额定阻挡能力有关，并且可以在几百nm到几百μm的范围内或者在3μm至200μm的范围内。
不对称的晶体管单元TC形成在正面处。晶体管单元TC包括从第一表面101延伸进入半导体部分100中并且形成沟槽栅极结构1510的电极结构。沟槽栅极结构1510包括导电栅电极1515以及将栅电极1515与半导体部分100分离的栅极电介质1519。沟槽栅极结构1510相对于第一表面101的法线105倾斜了倾斜角并且台面部分170的第一和第二侧壁151、152相互平行。
晶体管单元TC与第二表面102之间的漏极结构130包括与第二表面102直接邻接的重掺杂接触部分139。与接触部分139具有相同导电类型的轻掺杂漂移区131形成在晶体管单元TC和接触部分139之间。漏极结构130可以进一步包括夹置在轻掺杂漂移区131与重掺杂接触部分139之间的场停止层138，其中场停止层138中的平均掺杂浓度至少是漂移区131中的平均掺杂浓度的两倍或十倍，并且最多是接触部分139中的最大掺杂浓度的十分之一。
半导体部分100包括位于沟槽栅极结构1510之间的台面部分170。台面部分170中的源极区域110可以形成为沿着沟槽栅极结构1510的第一侧壁151从第一表面101延伸到台面部分170中。源极区域110可以与相邻的沟槽栅极结构1510的第二侧壁152隔开。台面部分170中的本体区域120将源极区域110与漏极结构130隔开，并且与漏极结构130形成第一pn结pn1以及与源极区域110形成第二pn结pn2。
台面部分170包括与沟槽栅极结构1510直接邻接的至少一个侧壁注入区121、128、132，其中，侧壁注入区121、128、132被选择性地沿着第一和第二侧壁151、152中的仅一个侧壁的至少一部分形成。对应的侧壁注入区121、128、132可以横跨其沿着沟槽栅极结构1510的延伸长度的至少80％具有均匀的宽度。
例如，本体区域120可以包括沿着第一侧壁151的一部分以均匀宽度延伸的沟道区域121，其中沟道区域121中的平均掺杂浓度高于与第一侧壁151隔开的主要本体区域127中的平均掺杂浓度。
根据另一实施例，具有漂移区131的导电类型的结区域132可以与沟道区域121直接邻接，并且可以沿着第一侧壁151的其他部分以均匀宽度延伸，其中其他部分被定向为朝向背面。结区域132将沟道区域121与漂移区131连接。备选地或附加地，重掺杂屏蔽区域128可以沿着第二侧壁152并且沿着底部的部分以均匀宽度延伸。屏蔽区域128可以屏蔽栅极电介质1519的部分免受施加给接触部分139的电位。
第一表面101上的层间电介质覆盖沟槽栅极结构1510。第一负载电极310可以在层间电介质上形成金属板。延伸穿过层间电介质的开口的接触结构315将第一负载电极310与台面部分170中的源极和本体区域110、120电连接。第一负载电极310可以形成或者可以电连接至或耦合至SiC-TIFGET的源极端子S。
第二负载电极320可以与第二表面102直接邻接，并且形成与接触部分139的欧姆接触。第二负载电极320可以形成或者可以电连接至或耦合至漏极端子D。栅电极1515可以电连接至栅极金属化层330，其可以形成或者可以电连接至或耦合至栅极端子G。
半导体部分100可以形成具有六边形晶格的晶体半导体材料，其中半导体部分100的主晶轴以|2°|至|8°|的范围内的偏轴角β相对于第一表面101的法线105倾斜。偏轴角β可以等于倾斜角使得第一侧壁151由具有高载流子迁移率的晶面形成。
通过形成与第一侧壁151平行的第二侧壁152，台面部分170的顶面保持相对较宽，使得用于关注台面部分170的顶面的图案化工艺的光刻要求保持宽松。备选地或附加地，相邻的沟槽栅极结构1510之间的中心至中心距离p1可以变窄使，使得面积效率得到改进。
图8A至图8C关注得益于局部缩窄的台面部分170的JFET。
在图8A中，JFET 502包括电并联连接的多个晶体管单元TC。半导体部分100(其可以是Si、Ge、SiGe、SiC、GaN或任何其他AIIIBV半导体晶体)可以包括沿着第一表面101形成的源极接触区111以及沿着第二表面102作为漏极接触有效的接触部分139。每个晶体管单元TC都包括一对第一和第二沟槽栅极结构1511、1512，其中同一对中的第一和第二沟槽栅极结构1511、1512的垂直轴相互倾斜，并且其中它们之间的台面部分170在朝向第二表面102的方向上变细。
同一晶体管单元TC的一对第一和第二沟槽栅极结构1511、1512之间的台面部分170在远离第一表面101处具有收缩部分。最窄部分的收缩宽度w3可以是台面部分170的顶面的宽度w2的10％，例如20％或者50％。
源极接触区111沿着顶面形成在台面部分170中。在台面部分170中，接触部分139和源极接触区111的导电类型的沟道部分125从源极接触区111延伸穿过收缩台面部分到达漂移区131。均匀宽度的栅极区域156可以沿着第一和第二沟槽栅极结构1511、1512的侧壁和底部延伸。栅极区域156与沟道部分125形成pn结pn0。沟槽部分125中的掺杂浓度、栅极区域156的宽度以及收缩部分的收缩宽度w3确定沿着pn结pn0延伸的耗尽层夹断流过沟道部分125的电流的阈值电压。根据一个实施例，选择收缩宽度w3以使JFET 502长关。
在图8B中，JFET 502包括基于利用参照图5A至图5B所讨论的方法得到的沟槽栅极结构1510的晶体管单元TC。第一侧壁151可以是垂直的，并且栅极区域156可形成在至少一侧处，例如至少沿着第一侧壁151以限定晶体管单元TC的夹断电压。
图8C表示利用图6A至图6B所示的方法得到的JFET 502。对于图8B和图8C的进一步细节，参照图8A的描述。
图9表示IGBT 503，其例如可以是PT-IGBT(穿通IGBT)、NPT-IGBT(非穿通IGBT)、RB-IGBT(反向阻断IGBT)或RC-IGBT(反向传导IGBT)。IGBT 503基于晶体半导体材料(诸如Si、SiC、Ge、SiGe、GaN或另一AIIIBV半导体)的半导体部分100。
半导体部分100的第一表面101和第二表面102相互平行。第一和第二表面101、102之间的最小距离与IGBT 503的电压阻挡能力相关。例如，第一和第二表面101、102之间的距离可以为90μm至100μm，用于阻挡约1200V的电压。与具有高阻挡能力的PT-IGBT或其他IGBT相关的其他实施例可以基于具有若干100μm的厚度的半导体部分100，例如对于约600V的阻挡能力的半导体器件在50μm至60μm的范围内。
半导体部分100可以具有矩形形状，其边缘长度在数毫米的范围内。第一和第二表面101、102的法线105限定垂直方向，并且与法线105正交的方向是水平方向。
沟槽栅极结构1510和场电极结构1520从第一表面101延伸到半导体部分100中。半导体部分100的台面部分170分离相邻的沟槽栅极结构150和场电极结构1520。沟槽栅极结构1510和场电极结构1520的垂直延伸v1可以在1μm至20μm的范围内，例如在2μm至7μm的范围内。沟槽栅极结构1510和场电极结构1520可以具有相同的垂直延伸或者可以具有不同的垂直延伸。相邻沟槽栅极结构1510和场电极结构1520之间的中心至中心距离p1可以在500nm至5μm的范围内，例如从1.0μm至4μm。沟槽栅极结构1510和场电极结构1520可以形成等距的矩形图案、具有与截面正交的纵轴的平行带。
沟槽栅极结构1510包括导电栅电极1515以及将导电栅电极1515与半导体部分100分离的栅极电介质1519。场电极结构1520包括导电场电极1525以及将场电极1525与半导体部分100分离的场电介质1529。场电介质1529和栅极电介质1519的厚度和组成可以不同，或者可以形成相同的材料，并且可以具有相同的材料配置以及相同的层厚度。
栅电极1515和场电极1525可以由不同的材料形成，或者可以由相同配置的相同材料形成。场电极结构1520的截面形状以及空间尺寸可以不同于沟槽栅极结构1510或者也可以相同。
沟槽栅极结构1510和场电极结构1520可以由施加参照图5A和图5B描述的发散定向离子束来得到。相对于垂直方向，第一侧壁151可以形成为与第二侧壁152对称。根据所示实施例，第一侧壁151垂直于第一表面101，并且第二侧壁152相对于第一表面101倾斜至少为1.5°，至少为3°或者至少为5°的倾斜角台面部分170包括有效台面171和非有效台面172。有效台面171包括源极区域110，源极区域110电连接至第一负载电极310并且与沟槽栅极结构1510的第一侧壁151直接邻接。非有效台面172不包括电连接至第一负载电极310的源极区域110并且不与沟槽栅极结构1510的第一侧壁151直接邻接，但是例如与场电极结构1520和/或沟槽栅极结构1510的第二侧壁152邻接。
在有效台面171中，本体区域120将源极区域110与漏极结构130分离。
漏极结构130包括与第二表面102直接邻接的重掺杂接触部分139。对于反向阻挡IGBT来说，重掺杂接触部分139可以是具有本体区域120的导电类型的均匀掺杂结构，或者在IGBT 503是RC-IGBT的情况下，可以包括两种导电类型沿着横向交替布置的相反掺杂区域。
形成集电极层的接触部分139中的平均净杂质浓度可以至少为1E16cm-3，例如至少为5E17cm-3。漏极结构130进一步包括轻掺杂漂移区131，其具有形成在台面部分170中的第一部分131a以及形成在沟槽栅极结构1510/场电极结构1520与接触部分139之间的连续第二部分131b。漂移区131中的平均净杂质浓度可以在1E12cm-3和5E14cm-3之间，例如5E12cm-3和1E14cm-3之间。在第一和第二部分131a、131b的每一个中，净杂质浓度可以恒定、严格减小或严格增加。场停止层138可以将漂移区131与接触部分139分离，其中场停止层138中的平均净掺杂浓度可以为漂移区131的第二部分131b的邻接部分中的掺杂浓度的至少两倍或至少十倍，并且最多例如为接触部分139中的最大掺杂浓度的一半，例如最多为10％。漏极结构130可以包括其他掺杂区域，例如漂移区131的导电类型的阻挡区域，其中阻挡区域中的平均净杂质浓度至少为漂移区的第一部分131a中的掺杂浓度的五倍或十倍高。
本体区域120与漏极结构130形成第一pn结pn1以及与源极区域110形成第二pn结pn2。
层间电介质210覆盖沟槽栅极结构1510和非有效台面172。从第一负载电极310延伸穿过层间电介质210中的开口的第一接触结构315将第一负载电极310与有效台面171中的源极和本体区域110、120电连接。延伸穿过层间电介质210中的其他开口的第二接触结构316将第一负载电极310与场电极1525电连接。
形成发射极电极的第一负载电极310电连接至发射极端子E，并且可以包括至少一个阻挡层，阻挡层具有5nm至300nm的范围内或者从50nm到200nm的均匀厚度并且例如由氮化钛TiN、氮化钽TaN、钛Ti或钽Ta的层组成或者包含这些层。第一负载电极310的主要层可以由W或基于钨的金属、重掺杂多晶硅、碳C、铝A、铜CU或铝和铜的合金(例如，AlCu或AlSiCu)组成或者包含W或基于钨的金属、重掺杂多晶硅、碳C、铝A、铜CU或铝和铜的合金(例如，AlCu或AlSiCu)。
形成集电极电极的第二负载电极320与第二表面102直接邻接，形成与接触部分139的欧姆接触，并且可以由铝Al、铜Cu或者铝或铜的合金(例如，AlSi、AlCu或AlSiCu)组成，或者包含铝Al、铜Cu或者铝或铜的合金(例如，AlSi、AlCu或AlSiCu)作为主要组成。根据其他实施例，第二负载电极320可以包含一个、两个、三个或更多个子层，其中每个子层都包含镍Ni、钛Ti、银Ag、金Au、钨W、铂Pt和/或钯Pd中的至少一种作为主要组成。例如，子层可包含金属硅化物、金属氮化物或者包含Ni、Ti、Ag、Au、W、Pt和/或Pd的金属合金。第二负载电极320电连接或耦合至IGBT 503的集电极端子C。
以文描述涉及具有p型本体区、p型接触部分139、n型源极区域和n型漂移区131的n沟道IGBT。类似的考虑应用于具有n型本体区域120、n型接触部分139、p型源极区域和p型漂移区131的p沟道IGBT。
电极结构150、160随着与第一表面101的距离的增加而变宽，并且将台面部分170从顶面台面宽度w2缩窄到收缩宽度w3，其中w3最少为台面表面宽度w2的80％，例如至多50％或者至多20％。在IGBT 503的导通状态操作期间，施加给栅电极1515的电位沿着栅极电介质1519在本体区域120中形成少数电荷载流子的反向通道。所得到的电子流导通由p型本体区域120、n型漂移区131和p型接触部分139形成的双极晶体管，使得漂移区131的分层第二部分131b涌入空穴和电子。所得到的空穴和电子的电荷载流子等离子体越密集，分层第二部分131b就越导电，并且接通状态中的静态损失就越低。分层第二部分131b中的空穴趋于通过有效台面171的本体区域120排出到接触结构315。缩窄台面部分170减小了通过有效台面171的空穴流。分层第二部分131b中的电荷载流子等离子体保持得比不收缩的情况更密集。因此，漂移区131的分层第二部分131b在接通状态中更加传导。
根据又一实施例，一种半导体器件包括从第一表面延伸进入半导体部分中的电极结构。电极结构的平行的第一侧壁是垂直的或者相对于第一表面的法线倾斜大于0°的第一倾斜角与第一侧壁相对的平行第二侧壁相对于第一表面的法线倾斜大于0°的第二倾斜角栅极区域沿着第一和第二侧壁中的至少一个的至少一部分延伸，并且在半导体部分位于相邻电极结构之间的台面部分中与沟道区域形成pn结。沟道区域接触源极接触区和漏极结构。
尽管本文示出和描述了具体实施例，但本领域技术人员将理解，在不背离本发明的范围的情况下可以针对所示和所述具体实施例进行各种改变和/或等效实施。本申请用于覆盖本文讨论的具体实施例的任何改变或变化。因此，本发明仅通过权利要求及其等效物来限制。

Claims (23)

1.一种制造半导体器件的方法，所述方法包括：
通过在半导体衬底(500a)的处理表面(101a)上引导具有束发散角(θ)的离子束(690)，在所述半导体衬底(500a)中形成平行的电极沟槽(150a)，其中被引导的离子束(690)的中心轴以倾斜角(α)相对于所述处理表面(101a)的法线(105)倾斜，并且所述倾斜角(α)和所述束发散角(θ)中的至少一个不等于0；
在形成所述电极沟槽(150a)期间，沿着与所述处理表面(101a)平行的方向移动所述半导体衬底(500a)；以及
在所述电极沟槽(150a)中形成导电电极(155)，其中所述电极沟槽(150a)的第一侧壁(151)相对于所述法线(105)以第一倾斜角倾斜，并且第二侧壁(157)相对于所述法线(105)以第二倾斜角倾斜，其中
2.根据权利要求1所述的方法，其中
所述倾斜角(α)和所述束发散角(θ)中的至少之一大于1°。
3.根据权利要求1或2所述的方法，其中
所述束发散角(θ)大于1°。
4.根据权利要求1或2所述的方法，其中
所述倾斜角(α)大于1°。
5.根据权利要求1所述的方法，其中
所述倾斜角(α)与所述束发散角(θ)的一半偏离不大于1°。
6.根据权利要求1至5中任一项所述的方法，其中
在所述被引导的离子束(690)撞击到所述处理表面(101a)上的同时移动所述半导体衬底(500a)。
7.根据权利要求1至5中任一项所述的方法，其中
在所述被引导的离子束(690)撞击到所述处理表面(101a)上的两个连续周期之间移动所述半导体衬底(500a)。
8.根据权利要求1至7中任一项所述的方法，其中
形成所述导电电极(155)包括：利用电极电介质(159)对所述电极沟槽(150a)加衬，并且用导电材料填充加衬后的所述电极沟槽(150a)。
9.根据权利要求1至8中任一项所述的方法，其中
所述半导体衬底(500a)来自具有六边形晶格的晶体半导体材料，所述晶体半导体材料的主晶轴以|2°|至|8°|的范围内的偏轴角(β)相对于所述第一表面的所述法线倾斜，并且所述被引导的离子束(690)平行于所述主晶轴。
10.根据权利要求9所述的方法，其中
所述电极沟槽(150a)的所述第一侧壁(151)是(11-20)或(1-100)晶面。
11.根据权利要求1至10中任一项所述的方法，还包括：
通过将补充离子束(692)引导至所述半导体衬底(500a)的所述处理表面(101a)，在所述半导体衬底(500a)中形成第二电极沟槽(1502a)，其中所述第二电极沟槽(1502a)的纵轴平行于形成所述第一电极沟槽(1501a)的电极沟槽(150a)的纵轴，并且所述第二电极沟槽(1502a)的第一侧壁(151)相对于所述第一电极沟槽(1501a)的所述第一侧壁(151)倾斜。
12.根据权利要求11所述的方法，其中
所述补充离子束(692)以倾斜角(-α)相对于所述处理表面(101a)的所述法线(105)倾斜，并且所述第二电极沟槽(1502a)的所述第一侧壁(151)通过两倍的所述倾斜角(α)相对于所述第一电极沟槽(1501a)的所述第一侧壁(151)倾斜。
13.一种半导体器件，包括：
沟槽栅极结构(1510)，从第一表面(101)延伸进入半导体部分(100)中，其中所述沟槽栅极结构(1510)的第一侧壁(151)和相对的第二侧壁(152)相互平行，并且所述沟槽栅极结构(1510)通过倾斜角相对于所述第一表面(101)的法线(105)倾斜；以及
至少一个侧壁注入区(121、128、132)，在所述半导体部分(100)的台面部分(170)中与所述沟槽栅极结构(1510)直接邻接，其中沿着所述第一侧壁和所述第二侧壁(151、152)中的一个选择性地形成所述侧壁注入区(121、128、132)。
14.根据权利要求13所述的半导体器件，其中
与所述第一侧壁或所述第二侧壁(151、152)正交的所述侧壁注入区(121、128、132)的宽度沿着所述沟槽栅极结构(1510)横跨所述侧壁注入区(121、128、132)的延伸长度的至少80％是均匀的。
15.根据权利要求13或14所述的半导体器件，其中
所述至少一个侧壁注入区(121、128、132)包括与漏极结构(130)形成第一pn结(pn1)的本体区域(120)的沟道区域(121)。
16.根据权利要求13或14所述的半导体器件，其中
所述至少一个侧壁注入区(121、128、132)包括与本体区域(120)形成第一pn结(pn1)的漏极结构(130)的结区域(132)。
17.根据权利要求13至15中任一项所述的半导体器件，其中
所述至少一个侧壁注入区(121、128、132)包括沟道区域(121)和与所述沟道区域(121)形成第一pn结(pn1)的结区域(132)。
18.根据权利要求13至17中任一项所述的半导体器件，其中
所述至少一个侧壁注入区(121、128、132)包括位于所述沟槽栅极结构(1510)的与沟道区域(121)相对的一侧处的屏蔽区域(128)。
19.根据权利要求13至18中任一项所述的半导体器件，其中
所述半导体部分(100)来自具有六边形晶格的晶体半导体材料，所述半导体部分(100)的主晶轴以|2°|至|8°|的范围内的偏轴角(β)相对于所述第一表面(101)的所述法线(105)倾斜，其中所述偏轴角(β)等于所述倾斜角
20.一种半导体器件，包括：
电极结构(1510、1520)，从第一表面(101)延伸进入半导体部分(100)中，其中所述电极结构(1510、1520)的平行的第一侧壁(151)垂直于所述第一表面(101)，并且与所述第一侧壁(151)相对的第二侧壁(152)通过大于1°的倾斜角相对于所述第一表面(101)的法线倾斜；以及
本体区域(120)，形成在所述半导体部分(100)的位于所述电极结构(1510、1520)之间的台面部分(170)中，所述本体区域(120)在所述台面部分(170)中与漏极结构(130)形成第一pn结(pn1)并且与源极区域(110)形成第二pn结(pn2)。
21.根据权利要求20所述的半导体器件，其中
所述电极结构(1510、1520)包括沟槽栅极结构(1510)以及与所述沟槽栅极结构(1510)的所述第一侧壁(151)直接邻接的本体区域(120)。
22.根据权利要求20或21所述的半导体器件，其中
所述倾斜角大于4°。
23.根据权利要求20至22中任一项所述的半导体器件，其中
所述电极结构(1510、1520)包括场电极结构(1520)，所述场电极结构包括电连接至第一负载电极(310)的场电极(1525)。
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