CN107546224A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN107546224A
CN107546224A CN201710505735.3A CN201710505735A CN107546224A CN 107546224 A CN107546224 A CN 107546224A CN 201710505735 A CN201710505735 A CN 201710505735A CN 107546224 A CN107546224 A CN 107546224A
Authority
CN
China
Prior art keywords
trap
area
high concentration
region
conduction type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710505735.3A
Other languages
English (en)
Inventor
金容顿
黄仁俊
姜廷翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107546224A publication Critical patent/CN107546224A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体器件，该半导体器件包括：第一导电类型的基板；在基板上的栅电极；第一导电类型的第一高浓度杂质区，设置在栅电极的第一侧；第一导电类型的第一阱，设置在第一高浓度杂质区下面并围绕第一高浓度杂质区；第二导电类型的第二阱，交叠栅电极的一部分并邻近第一阱；以及第二导电类型的第一深阱，设置在第一阱和第二阱下面，第一深阱和第一高浓度杂质区响应于第一电压。

Description

半导体器件
技术领域
本公开涉及半导体器件，更具体地涉及用于开关器件的半导体器件。
背景技术
通常使用的MOS场效应晶体管(MOSFET)可以提供如下优点，与双极晶体管相比电力增益较大，栅驱动电路相对简单，在关断操作期间没有由少数载流子的储存或复合引起的时间延迟。因此，MOSFET被广泛地用作控制、逻辑和电力开关。
此外，利用双向扩散技术的双扩散MOSFET(DEMOS)诸如横向DEMOS晶体管(LDMOS)被广泛地用作电力MOS晶体管。
发明内容
可以提供一种半导体器件，其能够通过防止电力开关器件的内部区域的寄生双极结晶体管(BJT)的操作而提高电池的效率。
根据本发明构思的一方面，提供一种半导体器件，该半导体器件包括：第一导电类型的基板；在基板上的栅电极；设置在栅电极的第一侧的第一导电类型的第一高浓度杂质区；第一导电类型的第一阱，设置在第一高浓度杂质区下面并围绕第一高浓度杂质区；第二导电类型的第二阱，交叠栅电极的一部分并邻近第一阱；以及第二导电类型的第一深阱，设置在第一阱和第二阱下面，第一深阱和第一高浓度杂质区响应于第一电压。
根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括：第一导电类型的基板；在基板上的栅电极；第一导电类型的第一高浓度杂质区，设置在栅电极的第一侧；第一导电类型的第一阱，设置在第一高浓度杂质区下面并围绕第一高浓度杂质区；第二导电类型的第二高浓度杂质区，设置在栅电极的第二侧；第二导电类型的第二阱，设置在第二高浓度杂质区下面并围绕第二高浓度杂质区；第一导电类型的第一深阱，设置在第二阱下面；以及第二导电类型的第二深阱，在第一深阱下面跨第一阱和第二阱设置，第二深阱和第一高浓度杂质区响应于第一电压。
根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括：第二导电类型的基板，包括第一导电类型的第一深阱和在第一深阱上的第二导电类型的第二深阱；以及晶体管，形成在基板上并包括栅电极、响应于第一电压的第一端子和响应于不同于第一电压的第二电压的第二端子，其中第一深阱响应于第一电压。
根据本发明构思的另一个方面，提供一种半导体器件，该半导体器件包括第一导电类型的基板、在基板上的深阱、在深阱上的高电压阱、在深阱上的拾取区以及在高电压阱上的漂移区。高电压阱在深阱和漂移区之间，但是不在深阱和拾取区之间。
应指出，关于一个实施方式描述的本发明构思的方面可以结合到不同的实施方式中，尽管没有关于其具体地描述。也就是说，所有的实施方式和/或任何实施方式的特征能够以任何方式和/或组合来结合。本发明构思的这些和其它的方面在以下阐述的说明书中被详细地描述。
附图说明
通过参照附图详细描述本公开的示范性实施方式，本公开的以上和其它的方面、特征和优点将对于本领域普通技术人员变得更加明显，附图中：
图1是根据本发明构思的一些实施方式的半导体器件的剖视图；
图2是可包括根据本发明构思的一些实施方式的图1的半导体器件的电路图；
图3是根据本发明构思的一些实施方式的图1的半导体器件的内部等效电路的剖视图；
图4是根据本发明构思的一些实施方式的半导体器件的剖视图；
图5是根据本发明构思的一些实施方式的半导体器件的剖视图；
图6是根据本发明构思的一些实施方式的半导体器件的剖视图；
图7是根据本发明构思的一些实施方式的半导体器件的剖视图；
图8是根据本发明构思的一些实施方式的半导体器件的剖视图；
图9是根据本发明构思的一些实施方式的半导体器件的剖视图；
图10是根据本发明构思的一些实施方式的半导体器件的剖视图；
图11是根据本发明构思的一些实施方式的半导体器件的剖视图；
图12是根据本发明构思的一些实施方式的半导体器件的剖视图；以及
图13至图16是示出制造的中间阶段的剖视图，其示出根据本发明构思的一些实施方式的用于制造半导体器件的方法。
具体实施方式
在下文，将参照图1至3描述根据本发明构思的一些示范性实施方式的半导体器件。
图1是根据本发明构思的一些示范性实施方式的半导体器件的剖视图。图2是可以包括根据本发明构思的一些实施方式的图1的半导体器件的电路图，图3是根据本发明构思的一些实施方式的图1的半导体器件的内部等效电路的剖视图。
参照图1，根据一些示范性实施方式的半导体器件可以包括栅电极130、源极区120、漏极区125、主体接触区122、主体区110、漂移区115、高电压阱155、深阱150以及拾取接触区145。
基板100可以包括基底基板和在基底基板上生长的外延层，但是本发明构思的实施方式不限于此。
基板100可以仅包括基底基板，即，它可以不包括外延层。基板100可以包括硅半导体基板、砷化镓半导体基板、硅锗半导体基板、陶瓷半导体基板、石英半导体基板和用于显示器的玻璃半导体基板中的一个或多个。
各种实施方式通过示例的方式在后面描述，其中基板100是硅半导体基板。此外，硅半导体基板可以为例如第一导电类型(例如p型)。
器件隔离区160可以设置为使得栅电极130与漏极区125间隔开，这将在下面描述。
器件隔离区160可以降低或防止当高电压施加到漏极区125时由于形成在漏极区125与栅电极130的邻近于漏极区125的边缘之间的高电场而引起的半导体器件中的可靠性的退化。器件隔离区160可以提高半导体器件的击穿电压。
器件隔离区160可以例如形成为浅沟槽隔离(STI)区域，但是本发明构思的实施方式不限于此。例如，在另一些实施方式中，它也可以形成为硅局部氧化(LOCOS)区域。
栅电极130可以形成在基板100上。栅电极130可以跨漂移区115和主体区110形成。
栅电极130的一部分可以交叠漂移区115，栅电极130的另一部分可以交叠主体区110。
栅电极130的交叠漂移区115的部分可以交叠器件隔离区160的一部分。栅电极130可以沿器件隔离区160的上表面的一部分延伸。
栅电极130可以包括例如多晶硅(多晶Si)、非晶硅(a-Si)、钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)和其组合中的至少一种。
当栅电极130在其上表面中包括硅时，栅电极130可以包括形成在栅电极130的上表面上的金属硅化物膜。
栅绝缘膜135可以设置在栅电极130和基板100上。栅绝缘膜135可以电隔离栅电极130和基板100。
栅绝缘膜135可以例如是硅氧化物膜、硅氮化物膜、硅氮氧化物膜、GexOyNz、GexSiyOz、高k电介质膜、其组合或其中这些被顺序地堆叠的堆叠膜。例如，高k电介质膜可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种或多种，但是本发明构思的实施方式不限于此。
栅间隔物132可以形成在栅电极130的侧壁上。例如，栅间隔物132可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)、硅碳氮化物(SiCN)和其组合中的至少一种。
尽管图1示出栅间隔物132为单层，但是它不限于此，而是可以形成为多层。
参照图1，其中栅电极130用作栅极的半导体器件可以是例如第一导电类型晶体管，即，p型晶体管。
源极区120可以设置在栅电极130的一侧。源极区120可以是例如第一导电类型的高浓度杂质区。
源极区120可以形成在基板100内。此外，与图示的不同，源极区120可以是抬高的源极区。
金属硅化物膜可以形成在源极区120的上表面上以减小源极区120与施加源电压到源极区120的接触之间的电阻。
主体区110可以形成在栅电极130的一侧。主体区110可以形成在源极区120下面以围绕源极区120。
主体区110可以形成在基板100内。主体区110可以交叠栅电极130的一部分。
主体区110可以是例如第二导电类型(例如n型)杂质区。主体区110可以是第二导电类型的阱，例如在图1中标记为NWELL。
主体区110可以与源极区120相比具有相对低的掺杂浓度，并且在一示例中，掺杂浓度可以是对每个区域掺杂(或注入)的杂质浓度。
主体接触区122可以与源极区120相邻并形成在主体区110内。源极区120可以设置在主体接触区122和栅电极130之间。
主体接触区122可以是例如第二导电类型的高浓度杂质区。主体接触区122可以与主体区110相比具有相对高的掺杂浓度。
金属硅化物膜可以形成在主体接触区122的上表面上以降低主体接触区122与施加主体电压到主体接触区122的接触之间的电阻。
漏极区125可以设置在栅电极130的另一侧。漏极区125可以是例如第一导电类型的高浓度杂质区。
漏极区125可以形成在基板100内。此外，与图示的不同，漏极区125可以是抬高的漏极区。
金属硅化物膜可以形成在漏极区125的上表面上以降低漏极区125与施加漏极电压到漏极区125的接触之间的电阻。
器件隔离区160可以设置在漏极区125和栅电极130之间。
漂移区115可以设置在栅电极130的另一侧。漂移区115可以邻近于主体区110形成。
漂移区115可以形成在漏极区125下面以围绕漏极区125。
漂移区115可以形成在基板100内。漂移区115可以交叠栅电极130的一部分。
漂移区115可以形成为围绕器件隔离区160以及漏极区125。换句话说，器件隔离区160可以设置在漂移区115内。
漂移区115可以是例如第一导电类型(例如p型)杂质区，例如，在图1中标记为PDRIFT。漂移区115可以是第一导电类型的阱。
漂移区115可以与源极区120和漏极区125相比具有相对低的掺杂浓度。
如图1所示，漂移区115和主体区110彼此不接触，但是示范性实施方式不限于此。
拾取接触区145可以设置在栅电极130的另一侧。拾取接触区145可以是例如第二导电类型的相对高浓度的杂质区。
拾取接触区145可以不设置在漂移区115内。漏极区125可以设置在拾取接触区145和栅电极130之间。
拾取接触区145可以形成在基板100内。此外，与图示的不同，拾取接触区145可以是包括升高得比基板100的上表面高的上表面的区域。
金属硅化物膜可以形成在拾取接触区145的上部分上以降低拾取接触区145与施加拾取电压到拾取接触区145的接触之间的电阻。
拾取区140可以设置在栅电极130的另一侧。拾取区140可以邻近于漂移区115形成。漂移区115可以设置在拾取区140和主体区110之间。
拾取区140可以形成在拾取接触区145下面以围绕拾取接触区145。
拾取区140可以形成在基板100内。拾取区140可以不交叠栅电极130。
拾取区140可以是例如第二导电类型(例如n型)杂质区。拾取区140可以是第二导电类型的阱，例如在图1中被标记为NWELL。
拾取区140可以与拾取接触区145相比具有相对低的掺杂浓度。
如图1所示，漂移区115和拾取区140可以彼此接触，但是本发明构思的实施方式不限于此。
深阱150可以设置在主体区110、拾取区140和漂移区115下面。深阱150可以跨拾取区140、主体区110和漂移区115设置。
深阱150可以形成在基板100内。深阱150可以具有与基板100不同的导电类型。深阱150可以是第二导电类型(例如n型)杂质区，例如在图1中被标记为DEEPNW。
深阱150和漂移区115可以具有相同的导电类型并可以彼此不接触。然而，深阱150和拾取区140可以具有相同的导电类型并可以彼此接触。
主体区110、漂移区115和拾取区140可以分别设置在深阱150上。
尽管图1示出源极区120、漏极区125、主体接触区122和拾取接触区145可以通过注入杂质到基板100中而形成，但是示范性实施方式可以不限于此。
源极区120、漏极区125、主体接触区122和拾取接触区145可以通过除去基板100的一部分以形成凹陷以及然后在凹陷上形成外延图案而形成。
高电压阱155可以设置在主体区110和漂移区115下面。然而，高电压阱155可以不设置在拾取区140下面。
高电压阱155可以设置在主体区110和深阱150之间。主体区110和深阱150可以通过高电压阱155而彼此隔离。
此外，高电压阱155可以设置在漂移区115和深阱150之间。也就是，高电压阱155的一部分可以在漂移区115和深阱150之间延伸。
在图1中，高电压阱155可以完全地在漂移区115和深阱150彼此垂直地交叠的区域之间延伸。也就是，漂移区115的宽度可以与漂移区115和高电压阱155的垂直交叠区域的宽度基本上相同。
在根据本发明构思的一些示范性实施方式的半导体器件中，高电压阱155可以跨主体区110和漂移区115延伸，但是可以不沿拾取区140延伸。
由于高电压阱155可以不在拾取区140和深阱150之间延伸，所以拾取区140和深阱150可以彼此接触。
主体区110和漂移区115可以分别设置在高电压阱155的上部分上，但是拾取区140可以不设置在高电压阱155的上部分上。
高电压阱155可以形成在基板100内。高电压阱155可以例如是第一导电类型(例如p型)的阱，例如在图1中被标记为HVPW。
由于高电压阱155可以形成得比拾取区140、漂移区115和主体区110深，所以高电压阱155可以是深阱。
高电压阱155可以设置在深阱150内。然而，高电压阱155可以不被掩埋在深阱150内。也就是，深阱150可以不设置在高电压阱155和主体区110之间以及在高电压阱155和漂移区115之间。
高电压阱155可以与漂移区115和主体区110接触。高电压阱155的上部分可以与漂移区115的下部分和主体区110的下部分接触。
在根据本发明构思的一些示范性实施方式的半导体器件中，漏极区125和拾取接触区145可以与第一电压(V1)(即，具有相同电势的节点)连接。也就是，漏极区125和拾取接触区145可以与具有相同电势的节点连接。
深阱150可以通过拾取接触区145和拾取区140而与第一电压(V1)连接。也就是，深阱150和漏极区125可以与第一电压(V1)连接。
如图1所示，源极区120和主体接触区122可以与不同于第一电压(V1)的第二电压(V2)连接。
与源极区120连接的电压可以不同于与主体接触区122连接的电压。
在根据本发明构思的一些示范性实施方式的半导体器件中，源极区120、漏极区125、主体接触区122、主体区110、漂移区115、高电压阱155、深阱150、拾取接触区145和拾取区140可以是通过注入杂质到基板100中而形成的杂质区。
换句话说，基板100可以包括源极区120、漏极区125、主体接触区122、主体区110、漂移区115、高电压阱155、深阱150、拾取接触区145和拾取区140。
第一导电类型(例如p型)基板100(例如，在图1中标记为P-SUB)可以包括第二导电类型(例如n型)深阱150以及在深阱150上的高电压阱155。换句话说，基板100、深阱150和高电压阱155可以具有对应于PNP晶体管的堆叠结构。
此外，包括栅电极130的晶体管可以形成在包括PNP晶体管的堆叠结构的基板100上。这将参照图2和3在下面具体地描述。
参照图2和3，下面将描述根据本发明构思的一些示范性实施方式的半导体器件的电路图。
图2局部地示出其中可以使用根据一些示范性实施方式的半导体器件的同步升压变流器的电路图。由于图2的电路图被提供用于示范性实施方式，所以本公开的技术本质可以不限于此。
参照图2，电感器(L)可以设置在输入电压端(Vin)和第一节点(N1)之间。此外，第一晶体管(M1)的端部和第二晶体管(M2)的端部可以在第一节点(N1)处彼此接触。第一晶体管(M1)和第二晶体管(M2)可以例如用作同步升压变流器中的开关器件。
第二晶体管(M2)的另一端可以与输出电压端(Vout)连接。能够保持输出电压端(Vout)的恒定电压的电容器(C)可以接触置于第二晶体管(M2)和输出电压端(Vout)之间的第二节点(N2)。
当第二晶体管(M2)形成在半导体基板上时，寄生双极晶体管(Q1)可以被包括在同步升压变流器的电路图中。
寄生双极晶体管(Q1)的发射极端子可以与第一节点(N1)连接，寄生双极晶体管(Q1)的基极端子可以与第二节点(N2)连接。
例如，当第二晶体管(M2)处于关断状态并且第一晶体管(M1)处于导通状态时，流过电感器(L)的电感器电流(IL)可以流过第一晶体管(M1)的沟道区。
此后，当第一晶体管(M1)被关断时，第一晶体管(M1)和第二晶体管(M2)可以同时进入为关断状态的停滞时间段(dead time section)。此外，当第一晶体管(M1)被关断并且第二晶体管(M2)导通时，第一晶体管(M1)和第二晶体管(M2)可以类似于在停滞时间段的状态，直到第二晶体管(M2)在饱和区。
由于第一晶体管(M1)和第二晶体管(M2)处于关断状态，所以电感器电流(IL)可以不流过第一晶体管(M1)的沟道区和第二晶体管(M2)的沟道区。
然而，由于电感器(L)具有保持流过电感器的电感器电流(IL)的特性，所以电感器(L)可以像提供电感器电流(IL)的电流源一样地操作。
电感器电流(IL)可以分为通过寄生双极晶体管(Q1)朝向输出电压端(Vout)引导的输出电流(Iout)和朝向半导体基板流动的基板泄漏电流(Ipsub)。
在这时，当通过寄生双极晶体管(Q1)的集电极朝向半导体基板流动的基板泄漏电流(Ipsub)增大时，同步升压变流器电路的效率会劣化。例如，当输入电压端(Vin)与电池连接时，基板泄漏电流(Ipsub)会消耗许多电荷。因此，电池寿命会缩短。
也就是，当寄生双极晶体管(Q1)被导通并操作时，同步升压变流器电路的效率会劣化。
因此，基板泄漏电流(Ipsub)可以通过保持寄生双极晶体管(Q1)不操作而减小，使得经过寄生双极晶体管(Q1)朝向输出电压端(Vout)引导的输出电流(Iout)可以增大。也就是，同步升压变流器电路的效率可以提高。
在图2和图3中，第二晶体管(M2)可以包括栅电极130、漏极区125、源极区120和主体接触区122。
第二晶体管(M2)的漏极区125可以与第一节点(N1)连接。也就是，与漏极区125连接的第一电压(图1的V1)可以是第一节点(N1)的电压。
第二晶体管(M2)的源极区120和主体接触区122可以与第二节点(N2)连接。也就是，与源极区120和主体接触区122连接的第二电压(图1的V2)可以是第二节点(N2)的电压。
换句话说，第二晶体管(M2)的第一端子(例如漏极区125)可以与第一节点(N1)的电压(即，图1的第一电压(V1))连接，第二晶体管(M2)的第二端子(例如，源极区120或主体接触区122)可以与第二节点(N2)的电压(即，图1的第二电压(V2))连接。
寄生双极晶体管(Q1)可以包括深阱150(n型杂质区)、在深阱150上的高电压阱155(p型杂质区)、在深阱150上的漂移区115(p型杂质区)以及深阱150的下部分的基板100(p型基板)。
寄生双极晶体管(Q1)的发射极端子可以是高电压阱155和漂移区115位于其中的第三节点(N3)。寄生双极晶体管(Q1)的基极端子可以是深阱150。此外，寄生双极晶体管(Q1)的集电极端子可以是基板100。
在这时，基板泄漏电流(Ipsub)可以朝向基板100流过寄生双极晶体管(Q1)的集电极。朝向输出电压端(Vout)引导的输出电流(Iout)可以包括流过形成在漂移区115和主体区110之间的第一二极管(D1)的电流以及流过形成在高电压阱155和主体区110之间的第二二极管(D2)的电流。
深阱150(其是寄生双极晶体管(Q1)的基极端子)可以通过拾取接触区145和拾取区140而与第一节点(N1)连接。
由于拾取接触区145和拾取区140分别是第二导电类型杂质区，所以拾取接触区145和拾取区140的电压降可以相对较小。也就是，深阱150(其是寄生双极晶体管(Q1)的基极端子)的电压可以类似于第一节点(N1)的电压。
因此，寄生双极晶体管(Q1)的发射极端子(N3)和寄生双极晶体管(Q1)的基极端子(N4)之间的电压差可以基本上为零。
当寄生双极晶体管(Q1)的发射极端子(N3)和寄生双极晶体管(Q1)的基极端子(N4)之间没有电压差时，寄生双极晶体管(Q1)可以不操作。
因此，通过寄生双极晶体管(Q1)的集电极朝向基板100流动的基板泄漏电流(Ipsub)可以基本上为零或接近零。
从而，电感器电流(IL)可以通过第一二极管(D1)和第二二极管(D2)朝向输出电压端(Vout)流动。也就是，电感器电流(IL)可以与输出电流(Iout)基本上相同。
另外，第三二极管(D3)可以形成在漂移区115和深阱150之间。在这时，漂移区115和深阱150之间的电压差可以基本上为零。也就是，由于施加到第三二极管(D3)的电压差大约为零，所以可以改善第二晶体管(M2)的击穿特性。
此外，当漂移区115和深阱150没有通过高电压阱155隔离时，源极区120和漏极区125可以通过拾取接触区145、拾取区140、深阱150和主体区110彼此电连接。
因此，与栅电压是否被施加到第二晶体管(M2)的栅电极130无关，电流可以在第二晶体管(M2)的源极区120和漏极区125之间流动。也就是，第二晶体管(M2)可以不用作开关器件。
图4-7是根据本发明构思的一些示范性实施方式的半导体器件的剖视图。为了描述的方便起见，将主要地描述与参照图1至3描述的示范性实施方式的差异。
参照图4，在根据本发明构思的一些示范性实施方式的半导体器件中，高电压阱155可以垂直地交叠漂移区115的一部分。
高电压阱155可以设置在漂移区115和深阱150之间的一部分中，但是可以不设置在两者之间的另一部分中。也就是，漂移区115的宽度可以大于漂移区115与高电压阱155的垂直交叠区的宽度。
换句话说，漂移区115的下表面可以包括第一部分和第二部分。在这时，高电压阱155可以插设在漂移区115的下表面的第一部分与深阱150之间，但是可以不设置在漂移区115的下表面的第二部分与深阱150之间。
参照图5，在根据本发明构思的一些示范性实施方式的半导体器件中，高电压阱155可以设置在主体区110和深阱150之间，但是可以不设置在漂移区115和深阱150之间。
主体区110可以与高电压阱155接触，但是漂移区115可以不与高电压阱155接触。漂移区115的下表面可以与深阱150接触。
参照图6，在根据本发明构思的一些示范性实施方式的半导体器件中，深阱150和高电压阱155可以不形成在基板100内，而是可以形成在形成于基板100上的外延层101内。
也就是，在外延层101形成在基板100上之后，源极区120、漏极区125、主体接触区122、主体区110、漂移区115、高电压阱155、深阱150、拾取接触区145和拾取区140可以形成在外延层101内。
外延层101可以包括例如元素半导体材料，诸如硅或锗。此外，外延层101可以包括诸如化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
例如，在IV-IV族化合物半导体的情形下，外延层101可以是包括碳(C)、硅(Si)、锗(Ge)和/或锡(Sn)中的至少两种或更多种的二元化合物或三元化合物和/或掺杂有IV族元素的这些化合物。
在III-V族化合物半导体的情形下，例如，外延层101可以是通过从铝(Al)、镓(Ga)和铟(In)选择的至少一种III族元素与从磷(P)、砷(As)和锑(Sb)选择的一种V族元素结合而形成的二元、三元或四元化合物。
图6示出外延层101为单层，但是这是为了说明的方便而提供，示范性实施方式不限于此。
参照图7，在根据本发明构思的一些示范性实施方式的半导体器件中，器件隔离区160可以不形成在漂移区115内。
栅电极130可以形成在漂移区115的一部分和主体区110的一部分上。
漏极区125可以通过与栅间隔物132空间地隔离而形成，但是本发明构思的实施方式不限于此。
图8是根据本发明构思的一些示范性实施方式的半导体器件的剖视图。为了说明的方便，以下的描述将基于与关于图1和3的描述的差异来进行。
作为参考，图8示出半导体器件的内部等效电路。
参照图8，在根据本发明构思的一些示范性实施方式的半导体器件中，拾取接触区145可以设置在栅电极130的一侧。源极区120可以设置在拾取接触区145和栅电极130之间。
拾取区140可以设置在栅电极130的一侧。拾取区140可以邻近于主体区110形成。主体区110可以设置在拾取区140和漂移区115之间。
在图8中，其中栅电极130用作栅极的半导体器件可以是例如第二导电类型晶体管，即，n型晶体管。
因此，源极区120和漏极区125可以分别是第二导电类型的高浓度杂质区。
此外，主体接触区122可以是第一导电类型的高浓度杂质区。
另外，主体区110可以是第一导电类型(例如p型)杂质区，漂移区115可以是第二导电类型杂质区。
器件隔离区160可以形成在第二导电类型漂移区115内。
高电压阱155可以设置在漂移区115和深阱150之间。通过高电压阱155，漂移区115和深阱150可以彼此隔离。
此外，高电压阱155可以设置在主体区110和深阱150之间。也就是，高电压阱155的一部分可以在主体区110和深阱150之间延伸。
如图8所示，高电压阱155可以在主体区110与深阱150的垂直交叠区之间完全地延伸。也就是，主体区110的宽度可以与主体区110和高电压阱155的垂直交叠区的宽度基本上相同。
在图8中，是第一导电类型的主体区110的杂质浓度可以大于是第一导电类型的高电压阱155的杂质浓度。
此外，图8示出高电压阱155的上表面高于拾取区140的下表面，但是本发明构思的实施方式不限于此。
在根据一些示范性实施方式的半导体器件中，源极区120、主体接触区122和拾取接触区145可以与第一电压(V1)(即，具有相同电势的节点)连接。也就是，源极区120、主体接触区122和拾取接触区145可以与具有相同电势的节点连接。
在图8中，漏极区125可以与不同于第一电压(V1)的第二电压(V2)连接。
包括图8中描述的栅电极130的晶体管可以是图2的第二晶体管(M2)。图2示出第二晶体管(M2)是p型晶体管。然而，以下参照图2和8描述的第二晶体管(M2)被假设为n型晶体管。
参照图2和8，第二晶体管(M2)的源极区120和主体接触区122可以与第一节点(N1)连接。也就是，源极区120和主体接触区122与其连接的第一电压(V1)可以是第一节点(N1)的电压。
第二晶体管(M2)的漏极区125可以与第二节点(N2)连接。也就是，与漏极区125连接的第二电压(V2)可以是第二节点(N2)的电压。
换句话说，第二晶体管(M2)的第一端子(例如主体接触区122)可以与第一节点(N1)的电压(即，第一电压(V1))连接，第二晶体管(M2)的第二端子(例如漏极区125)可以与第二节点(N2)的电压(即，第二电压(V2))连接。
寄生双极晶体管(Q1)可以包括深阱150(n型杂质区)、在深阱150上的高电压阱155(p型杂质区)、在深阱150上的主体区110(p型杂质区)以及在深阱150的下部分上的基板100(p型基板)。
寄生双极晶体管(Q1)的发射极端子可以是高电压阱155和主体区110位于其中的第三节点(N3)。寄生双极晶体管(Q1)的基极端子可以是深阱150。此外，寄生双极晶体管(Q1)的集电极端子可以是基板100。
基板泄漏电流(Ipsub)可以朝向基板100流过寄生双极晶体管(Q1)的集电极。朝向输出电压端(Vout)引导的输出电流(Iout)可以包括流过形成在漂移区115和主体区110之间的第一二极管(D1)的电流以及流过形成在高电压阱155和漂移区115之间的第二二极管(D2)的电流。
深阱150(其是寄生双极晶体管(Q1)的基极端子)可以通过拾取接触区145和拾取区140而与第一节点(N1)连接。
由于拾取接触区145和拾取区140分别是第二导电类型杂质区，所以拾取接触区145和拾取区140的电压降可以相对较小。也就是，深阱150(其是寄生双极晶体管(Q1)的基极端子)的电压可以类似于第一节点(N1)的电压。
因此，寄生双极晶体管(Q1)的发射极端子(N3)和寄生双极晶体管(Q1)的基极端子(N4)之间的电压差可以基本上为零。
当寄生双极晶体管(Q1)的发射极端子(N3)和寄生双极晶体管(Q1)的基极端子(N4)之间没有电压差时，寄生双极晶体管(Q1)可以不操作。
因此，通过寄生双极晶体管(Q1)的集电极朝向基板100流动的基板泄漏电流(Ipsub)可以基本上为零或接近零。
图9-12是根据本发明构思的一些示范性实施方式的半导体器件的剖视图。为了说明的方便，下面将主要地描述以上参照图8没有描述的差异。
参照图9，在根据本发明构思的一些示范性实施方式的半导体器件中，主体接触区122和拾取接触区145可以与第一电压(V1)连接，源极区120可以与第三电压(V3)连接，第三电压(V3)不同于第一电压(V1)和第二电压(V2)。
也就是，源极区120可以通过除了图2的第一节点(N1)之外的节点(未示出)与第三电压(V3)连接。
参照图10，在根据本发明构思的一些示范性实施方式的半导体器件中，高电压阱155可以垂直地交叠主体区110的一部分。
高电压阱155可以设置在主体区110和深阱150之间的一部分上，但是可以不设置在主体区110和深阱150之间的另一部分上。
也就是，主体区110的宽度可以大于主体区110与高电压阱155的垂直交叠部分的宽度。
换句话说，主体区110的下表面可以包括第一部分和第二部分。高电压阱155可以设置在主体区110的下表面的第一部分与深阱150之间，但是可以不设置在主体区110的下表面的第二部分与深阱150之间。
参照图11，在根据本发明构思的一些示范性实施方式的半导体器件中，高电压阱155可以设置在漂移区115和深阱150之间，但是可以不设置在主体区110和深阱150之间。
漂移区115可以与高电压阱155接触，但是主体区110可以不与高电压阱155接触。主体区110的下表面可以与深阱150接触。
参照图12，在根据本发明构思的一些示范性实施方式的半导体器件中，器件隔离区160可以不形成在漂移区115内。
栅电极130可以形成在第二导电类型的漂移区115的一部分和第一导电类型的主体区110的一部分上。
第二导电类型的漏极区125可以与栅间隔物132空间地分离，但是不限于此。
参照图1至12，根据本发明构思的一些示范性实施方式的半导体器件被描述为使用p型基板100。然而，半导体器件可以实现为使用n型基板。
当使用n型基板时，深阱150可以形成为p型杂质区，高电压阱155可以形成为n型杂质区，拾取区140和拾取接触区145可以分别形成为p型杂质区。
此外，通过以上描述，将理解，当使用n型基板时，n型晶体管和p型晶体管的各自的端子当中的哪个端子应该与拾取接触区连接。
在下文，将参照图13至16描述根据本发明构思的一些示范性实施方式的制造半导体器件的方法。
图13至16是示出制造的中间阶段的视图，示出根据本发明构思的一些示范性实施方式的用于制造半导体器件的方法。作为参考，关于图1描述的半导体器件可以根据图13至16的方法制造。
参照图13，n型深阱150可以形成在p型基板100内。
具体地，限定将形成深阱150的区域的掩模图案可以形成在p型基板100上，n型杂质可以被注入到基板100中。在注入n型杂质之后，掩模图案可以被除去。
此后，p型高电压阱155可以形成在基板100内。高电压阱155可以例如通过注入p型杂质到形成深阱150的区域中而形成，但是本发明构思的实施方式不限于此。
在限定将形成高电压阱155的区域的掩模图案形成在p型基板100上之后，p型杂质可以被注入到基板100中。在注入p型杂质之后，掩模图案可以被除去。
尽管高电压阱155的上表面和深阱150的上表面可以处于相同的平面中，但是这仅被提供为了说明的方便，示范性实施方式不限于此。
由于高电压阱155和深阱150可以形成在基板100内，所以p型基板100可以保留在高电压阱155的上表面上以及在深阱150上。
参照图14，p型漂移区115可以形成在高电压阱155上。
在限定将形成p型漂移区115的区域的掩模图案被形成之后，p型杂质可以被注入到基板100中。在注入p型杂质之后，掩模图案可以被除去。
n型主体区110可以形成在高电压阱155上，n型拾取区140可以形成在深阱150上。主体区110和拾取区140可以通过相同的杂质注入工艺形成。
在限定将形成主体区110和拾取区140的区域的掩模图案被形成之后，n型杂质可以被注入到基板100中。在注入n型杂质之后，掩模图案可以被除去。
漂移区115和主体区110中的任一个可以被首先形成。
参照图15，器件隔离区160可以形成在漂移区115内。
器件隔离区160可以通过STI形成，但是本发明构思的实施方式不限于此。因此，在本发明构思的另一些实施方式中，器件隔离区160可以通过LOCOS形成。
栅绝缘膜135和栅电极130可以跨漂移区115的一部分和主体区110的一部分形成。
交叠漂移区115的栅电极130可以交叠器件隔离区160的一部分。
参照图16，漏极区125可以形成在漂移区115内，源极区120可以形成在主体区110内。
此外，拾取接触区145可以形成在拾取区140内，主体接触区122可以形成在主体区110内。
尽管没有在图2中示出，但是将漏极区125和拾取接触区145与第一电压(V1)连接的接触可以被形成，将源极区120和主体接触区122与第二电压(V2)连接的接触可以被形成。
总结详细说明，本领域技术人员将理解，可以对优选的实施方式进行许多变化和修改，而在实质上没有脱离本发明构思的原理。因此，本发明的公开的优选实施方式仅以一般的和描述的含义来使用，而不是为了限制的目的。
本申请要求于2016年6月29日在韩国知识产权局提交的韩国专利申请第10-2016-0081317号的优先权以及由其获得的所有权益，其内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
第一导电类型的基板；
在所述基板上的栅电极；
在所述栅电极的第一侧的所述第一导电类型的第一高浓度杂质区；
所述第一导电类型的第一阱，在所述第一高浓度杂质区下面并围绕所述第一高浓度杂质区；
第二导电类型的第二阱，交叠所述栅电极的一部分并邻近所述第一阱；以及
所述第二导电类型的第一深阱，在所述第一阱和所述第二阱下面，所述第一深阱和所述第一高浓度杂质区响应于第一电压。
2.根据权利要求1所述的半导体器件，还包括在所述第一阱和所述第一深阱之间以及在所述第二阱和所述第一深阱之间的第一导电类型的第二深阱。
3.根据权利要求2所述的半导体器件，其中所述第二深阱垂直地交叠所述第一阱的一部分。
4.根据权利要求2所述的半导体器件，还包括在所述栅电极的所述第一侧的所述第二导电类型的第二高浓度杂质区，
其中所述第二高浓度杂质区不在所述第一阱内，以及
所述第一深阱通过所述第二高浓度杂质区连接到所述第一电压。
5.根据权利要求1所述的半导体器件，还包括在所述栅电极的第二侧的所述第一导电类型的第二高浓度杂质区和所述第一导电类型的第三高浓度杂质区，
其中所述第二高浓度杂质区和所述第三高浓度杂质区在所述第二阱内。
6.根据权利要求5所述的半导体器件，还包括在所述第一高浓度杂质区和所述栅电极之间在所述第一阱内的器件隔离区，
其中所述栅电极沿着所述器件隔离区的上表面的一部分延伸。
7.根据权利要求5所述的半导体器件，其中所述第一高浓度杂质区和所述第二高浓度杂质区为p型区域，并且
所述第一高浓度杂质区是漏极区，所述第二高浓度杂质区是源极区。
8.根据权利要求1所述的半导体器件，还包括：
所述第二导电类型的第二高浓度杂质区，在所述栅电极和所述第一高浓度杂质区之间在所述第一阱内；和
所述第二导电类型的第三高浓度杂质区，在所述栅电极的第二侧在所述第二阱内。
9.根据权利要求8所述的半导体器件，还包括在所述第三高浓度杂质区和所述栅电极之间在所述第二阱内的器件隔离区，
其中所述栅电极沿着所述器件隔离区的上表面的一部分延伸。
10.根据权利要求8所述的半导体器件，其中所述第二高浓度杂质区和所述第三高浓度杂质区为n型区域，以及
所述第二高浓度杂质区是源极区，所述第三高浓度杂质区是漏极区。
11.根据权利要求8所述的半导体器件，其中所述第二高浓度杂质区响应于所述第一电压。
12.一种半导体器件，包括：
第一导电类型的基板；
在所述基板上的栅电极；
在所述栅电极的第一侧的所述第一导电类型的第一高浓度杂质区；
所述第一导电类型的第一阱，在所述第一高浓度杂质区下面并围绕所述第一高浓度杂质区；
在所述栅电极的第二侧的第二导电类型的第二高浓度杂质区；
所述第二导电类型的第二阱，在所述第二高浓度杂质区下面并围绕所述第二高浓度杂质区；
所述第一导电类型的第一深阱，在所述第二阱下面；以及
所述第二导电类型的第二深阱，在所述第一深阱下面跨所述第一阱和所述第二阱设置，其中所述第二深阱和所述第一高浓度杂质区响应于第一电压。
13.根据权利要求12所述的半导体器件，其中所述第一深阱的一部分在所述第一阱和所述第二深阱之间延伸。
14.根据权利要求12所述的半导体器件，还包括在所述栅电极和所述第二高浓度杂质区之间在所述第二阱内的所述第一导电类型的第三高浓度杂质区，
其中所述第一高浓度杂质区是漏极区，所述第三高浓度杂质区是源极区。
15.根据权利要求12所述的半导体器件，还包括在所述栅电极和所述第一高浓度杂质区之间在所述第一阱内的所述第二导电类型的第三高浓度杂质区，
其中所述第二高浓度杂质区是源极区，所述第三高浓度杂质区是漏极区。
16.一种半导体器件，包括：
第二导电类型的基板，包括第一导电类型的第一深阱和在所述第一深阱上的第二导电类型的第二深阱；以及
晶体管，形成在所述基板上并包括栅电极、响应于第一电压的第一端子和响应于不同于所述第一电压的第二电压的第二端子，
其中所述第一深阱响应于所述第一电压。
17.根据权利要求16所述的半导体器件，其中所述晶体管包括：
所述第一导电类型的漂移区，在所述第二深阱上；
所述第二导电类型的主体区，在所述第二深阱上并与所述漂移区相邻；
所述第一导电类型的漏极区，在所述栅电极的第一侧在所述漂移区内；
所述第一导电类型的源极区，在所述栅电极的第二侧在所述主体区内；以及
所述第二导电类型的主体接触区，在所述主体区内且与所述源极区相邻，
其中所述漏极区连接到所述第一电压，所述源极区连接到所述第二电压。
18.根据权利要求17所述的半导体器件，其中所述晶体管是p型晶体管。
19.根据权利要求16所述的半导体器件，其中所述晶体管包括：
所述第一导电类型的主体区，在所述第二深阱上；
所述第二导电类型的漂移区，在所述第二深阱上并与所述主体区相邻；
所述第二导电类型的源极区，在所述栅电极的第一侧且在所述主体区内；
所述第一导电类型的主体接触区，与所述源极区相邻且在所述主体区内；以及
所述第二导电类型的漏极区，在所述栅电极的第二侧且在所述漂移区内，
其中所述主体接触区连接到所述第一电压，所述漏极区连接到所述第二电压。
20.根据权利要求19所述的半导体器件，其中所述晶体管是n型晶体管。
CN201710505735.3A 2016-06-29 2017-06-28 半导体器件 Pending CN107546224A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0081317 2016-06-29
KR1020160081317A KR102495452B1 (ko) 2016-06-29 2016-06-29 반도체 장치

Publications (1)

Publication Number Publication Date
CN107546224A true CN107546224A (zh) 2018-01-05

Family

ID=60807896

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710505735.3A Pending CN107546224A (zh) 2016-06-29 2017-06-28 半导体器件

Country Status (3)

Country Link
US (1) US10374082B2 (zh)
KR (1) KR102495452B1 (zh)
CN (1) CN107546224A (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
KR102446403B1 (ko) * 2018-06-22 2022-09-21 삼성전자주식회사 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법
US11367788B2 (en) * 2019-05-23 2022-06-21 Mediatek Inc. Semiconductor device structure
EP4020575A4 (en) 2019-08-23 2022-12-14 BOE Technology Group Co., Ltd. DISPLAY DEVICE AND METHOD OF MANUFACTURING IT
US11600681B2 (en) * 2019-08-23 2023-03-07 Boe Technology Group Co., Ltd. Display device and manufacturing method thereof
US11387353B2 (en) * 2020-06-22 2022-07-12 Globalfoundries U.S. Inc. Structure providing charge controlled electronic fuse
CN114975574A (zh) * 2021-02-19 2022-08-30 联华电子股份有限公司 高压半导体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060261382A1 (en) * 2005-05-19 2006-11-23 Khemka Vishnu K Structure and method for RESURF diodes with a current diverter
CN101288173A (zh) * 2005-08-25 2008-10-15 飞思卡尔半导体公司 采用多晶填充的沟槽的半导体器件
CN103531630A (zh) * 2012-06-29 2014-01-22 飞思卡尔半导体公司 高击穿电压ldmos器件
US20140264618A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4345265A (en) 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4896196A (en) 1986-11-12 1990-01-23 Siliconix Incorporated Vertical DMOS power transistor with an integral operating condition sensor
US4811065A (en) 1987-06-11 1989-03-07 Siliconix Incorporated Power DMOS transistor with high speed body diode
US4888505A (en) 1988-05-02 1989-12-19 National Semiconductor Corporation Voltage multiplier compatible with a self-isolated C/DMOS process
US5395776A (en) 1993-05-12 1995-03-07 At&T Corp. Method of making a rugged DMOS device
US5495123A (en) 1994-10-31 1996-02-27 Sgs-Thomson Microelectronics, Inc. Structure to protect against below ground current injection
DE19504480C1 (de) 1995-02-10 1996-04-04 Siemens Ag Integrierbarer Umschalter für höhere Spannungen
US6784489B1 (en) 1997-03-28 2004-08-31 Stmicroelectronics, Inc. Method of operating a vertical DMOS transistor with schottky diode body structure
US5886487A (en) 1997-04-29 1999-03-23 Unitrode Corporation DC motor driver having output FETS that conduct to rectify output overvoltage and undervoltage transients
US6169309B1 (en) 1997-09-30 2001-01-02 Texas Instruments Incorporated High breakdown-voltage transistor with transient protection
DE19840402C2 (de) 1997-12-12 2003-07-31 Nat Semiconductor Corp Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes
DE19828494B4 (de) 1998-06-26 2005-07-07 Robert Bosch Gmbh MOSFET-Bauelement mit Schutzvorrichtung gegen Durchschalten eines parasitären Transistors
EP1220323A3 (en) 2000-12-31 2007-08-15 Texas Instruments Incorporated LDMOS with improved safe operating area
US6765247B2 (en) 2001-10-12 2004-07-20 Intersil Americas, Inc. Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action
DE10239861A1 (de) 2002-08-29 2004-03-18 Infineon Technologies Ag Transistoreinrichtung
JP4460272B2 (ja) 2002-12-11 2010-05-12 シャープ株式会社 パワートランジスタおよびそれを用いた半導体集積回路
US6924531B2 (en) 2003-10-01 2005-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. LDMOS device with isolation guard rings
US6890804B1 (en) 2003-11-21 2005-05-10 Agere Systems, Inc. Metal-oxide-semiconductor device formed in silicon-on-insulator
KR101042148B1 (ko) 2004-05-08 2011-06-16 페어차일드코리아반도체 주식회사 기판 순환 전류가 억제되는 전력용 반도체 소자 및 그 제조 방법
EP1834359B1 (en) 2005-01-07 2009-08-19 AMI Semiconductor Belgium BVBA Hybrid ESD clamp
US7470955B2 (en) 2005-04-15 2008-12-30 Delphi Technologies, Inc. Technique for improving negative potential immunity of an integrated circuit
US7535057B2 (en) 2005-05-24 2009-05-19 Robert Kuo-Chang Yang DMOS transistor with a poly-filled deep trench for improved performance
US7190030B1 (en) 2005-09-07 2007-03-13 United Microelectronics Corp. Electrostatic discharge protection structure
JP2007095997A (ja) 2005-09-29 2007-04-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR101418396B1 (ko) 2007-11-19 2014-07-10 페어차일드코리아반도체 주식회사 전력 반도체 소자
US20090159968A1 (en) 2007-12-19 2009-06-25 Texas Instruments Incorporated BVDII Enhancement with a Cascode DMOS
US7999318B2 (en) 2007-12-28 2011-08-16 Volterra Semiconductor Corporation Heavily doped region in double-diffused source MOSFET (LDMOS) transistor and a method of fabricating the same
US8933492B2 (en) 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US8258752B2 (en) 2009-05-22 2012-09-04 Richpower Microelectronics Corporation Integrated PMOS transistor and Schottky diode and charging switch circuit employing the integrated device
US8174070B2 (en) 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
JP2012033841A (ja) 2010-08-03 2012-02-16 On Semiconductor Trading Ltd 半導体装置及びその製造方法
JP5662108B2 (ja) 2010-11-05 2015-01-28 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US8575692B2 (en) 2011-02-11 2013-11-05 Freescale Semiconductor, Inc. Near zero channel length field drift LDMOS
KR101228365B1 (ko) 2011-10-13 2013-02-01 주식회사 동부하이텍 Ｌｄｍｏｓ 소자와 그 제조 방법
US8921173B2 (en) 2012-05-30 2014-12-30 Tower Semiconductor Ltd. Deep silicon via as a drain sinker in integrated vertical DMOS transistor
US9076837B2 (en) 2012-07-06 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral insulated gate bipolar transistor structure with low parasitic BJT gain and stable threshold voltage
US8878275B2 (en) 2013-02-18 2014-11-04 Fairchild Semiconductor Corporation LDMOS device with double-sloped field plate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060261382A1 (en) * 2005-05-19 2006-11-23 Khemka Vishnu K Structure and method for RESURF diodes with a current diverter
CN101288173A (zh) * 2005-08-25 2008-10-15 飞思卡尔半导体公司 采用多晶填充的沟槽的半导体器件
CN103531630A (zh) * 2012-06-29 2014-01-22 飞思卡尔半导体公司 高击穿电压ldmos器件
US20140264618A1 (en) * 2013-03-15 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure

Also Published As

Publication number Publication date
KR20180002183A (ko) 2018-01-08
KR102495452B1 (ko) 2023-02-02
US10374082B2 (en) 2019-08-06
US20180006149A1 (en) 2018-01-04

Similar Documents

Publication Publication Date Title
CN107546224A (zh) 半导体器件
US9887268B2 (en) Capacitively-coupled field-plate structures for semiconductor devices
US9947787B2 (en) Devices and methods for a power transistor having a schottky or schottky-like contact
CN104319238B (zh) 形成高电子迁移率半导体器件的方法及其结构
CN103681866B (zh) 场效应半导体器件及其制造方法
US8455943B2 (en) Power MISFET semiconductor device
US7781859B2 (en) Schottky diode structures having deep wells for improving breakdown voltages
US10510869B2 (en) Devices and methods for a power transistor having a Schottky or Schottky-like contact
US20110309438A1 (en) Semiconductor apparatus and manufacturing method thereof
WO2008137480A2 (en) Active area junction isolation structure and junction isolated transistors including igfet, jfet and mos transistors and method for making
US11139292B2 (en) Conductivity modulated drain extended MOSFET
US20170098609A1 (en) Source-Gate Region Architecture in a Vertical Power Semiconductor Device
US11355631B2 (en) LDMOS transistor and method for manufacturing the same
TW201244095A (en) Semiconductor device
US10147813B2 (en) Tunneling field effect transistor
US20070215914A1 (en) Power semiconductor device having improved performance and method
US10812064B2 (en) Source down power FET with integrated temperature sensor
US8928050B2 (en) Electronic device including a schottky contact
CN109494245B (zh) 晶体管
CN113224052A (zh) 电子器件
CN103531614B (zh) 电荷补偿半导体器件
CN105702577A (zh) 具有金属半导体结的半导体器件及其制造
CN207409498U (zh) 电子器件
CN111199970B (zh) 用于静电防护的晶体管结构及其制造方法
CN111192871B (zh) 用于静电防护的晶体管结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination