CN107534038B - 包括双向热电冷却器的层叠封装(pop)器件 - Google Patents

包括双向热电冷却器的层叠封装(pop)器件 Download PDF

Info

Publication number
CN107534038B
CN107534038B CN201680021525.0A CN201680021525A CN107534038B CN 107534038 B CN107534038 B CN 107534038B CN 201680021525 A CN201680021525 A CN 201680021525A CN 107534038 B CN107534038 B CN 107534038B
Authority
CN
China
Prior art keywords
die
tec
package
temperature
directional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680021525.0A
Other languages
English (en)
Other versions
CN107534038A (zh
Inventor
R·米特尔
H·J·帕克
P·王
M·塞迪
A·米特尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN107534038A publication Critical patent/CN107534038A/zh
Application granted granted Critical
Publication of CN107534038B publication Critical patent/CN107534038B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/20—Cooling means
    • G06F1/206—Cooling means comprising thermal management
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/38—Cooling arrangements using the Peltier effect
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/02—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using thermoelectric elements, e.g. thermocouples
    • G01K7/04—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using thermoelectric elements, e.g. thermocouples the object to be measured not forming one of the thermoelectric materials
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05D—SYSTEMS FOR CONTROLLING OR REGULATING NON-ELECTRIC VARIABLES
    • G05D23/00—Control of temperature
    • G05D23/19—Control of temperature characterised by the use of electric means
    • G05D23/1906—Control of temperature characterised by the use of electric means using an analogue comparing device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N19/00—Integrated devices, or assemblies of multiple devices, comprising at least one thermoelectric or thermomagnetic element covered by groups H10N10/00 - H10N15/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Devices That Are Associated With Refrigeration Equipment (AREA)

Abstract

一种层叠封装(PoP)器件，包括：第一封装；第二封装；以及双向热电冷却器(TEC)。该第一封装包括第一基板和耦合到第一基板的第一管芯。第二封装被耦合至第一封装。第二封装包括第二基板和耦合到第二基板的第二管芯。TEC位于第一管芯和第二基板之间。TEC被适配成在第一封装和第二封装之间动态地来回散热。TEC被适配成在第一时间段中将来自第一管芯的热耗散到第二管芯。TEC被进一步适配成在第二时间段中将来自第二管芯的热耗散到第一管芯。TEC被适配成将来自第一管芯的热通过第二基板耗散到第二管芯。

Description

包括双向热电冷却器的层叠封装(POP)器件
相关申请的交叉引用
本申请要求在2015年5月11日在美国专利商标局提交的美国非临时专利申请No.14/709,276的优先权和权益，其全部内容通过援引纳入于此。
背景技术
领域
各特征涉及包括双向热电冷却器(TEC)的层叠封装(PoP)器件。
背景技术
图1解说了包括第一管芯102和封装基板106的集成器件封装100。封装基板106包括介电层和多个互连110。封装基板106是层压基板。多个互连110 包括迹线、焊盘和/或通孔。第一管芯102通过第一组焊球112耦合到封装基板 106。封装基板106通过第二组焊球116耦合到PCB 108。图1还解说了耦合到管芯102的散热器120。粘合剂或热接口材料可被用来将散热器120耦合到管芯102。如图1所述，散热器120被适配成将热从管芯102耗散到外部环境。注意，热可以在各个方向上从管芯耗散出来。
以上配置的一个缺陷是散热器120是无源散热器件。因而，不存在对如何散热的主动控制。即，使用散热器120不允许动态的热流控制。第二，散热器 120的使用只在单个管芯被用于集成器件封装中时适用。当今的移动设备和/或可穿戴设备包括许多管芯，并且因而是需要更多智能热和/或热量耗散管理的更复杂配置。将散热器置于包括若干管芯的器件中将不提供该器件的有效的热和 /或热量耗散管理。
因此，存在对包括若干管芯的器件以及该器件的有效热管理的需求，而同时满足移动计算设备和/或可穿戴计算设备的需求和/或要求。
概述
各特征涉及包括双向热电冷却器(TEC)的层叠封装(PoP)器件。
第一示例提供一种层叠封装(PoP)器件，包括：第一封装；以及耦合至第一封装的第二封装。第一封装包括第一基板和耦合到第一基板的第一管芯。第二封装包括第二基板和耦合到第二基板的第二管芯。该层叠封装(PoP)器件还包括位于第一管芯和第二基板之间的双向热电冷却器(TEC)，其中双向 TEC被适配成在第一封装和第二封装之间动态地来回散热。
第二示例提供一种层叠封装(PoP)器件，包括：第一封装；以及耦合至第一封装的第二封装。第一封装包括第一基板和耦合到第一基板的第一管芯。第二封装包括第二基板和耦合到第二基板的第二管芯。该层叠封装(PoP)器件还包括位于第一管芯和第二基板之间的双向热传递装置，其中该双向热传递装置被配置成在第一封装和第二封装之间动态地来回散热。
第三示例提供一种用于对层叠封装(PoP)器件进行热管理的方法。该方法接收第一管芯的第一温度读数。该方法接收第二管芯的第二温度读数。该方法确定第一管芯的第一温度读数是否等于或大于第一管芯的第一最大温度。该方法确定第二管芯的第二温度读数是否等于或大于第二管芯的第二最大温度。该方法在(i)第一温度读数等于或大于第一最大温度并且(ii)第二温度读数小于第二最大温度时将双向热电冷却器(TEC)配置成将来自第一管芯的热耗散到第二管芯。该方法在(i)第二温度读数等于或大于第二最大温度并且(ii)第一温度读数小于第一最大温度时将双向热电冷却器(TEC)配置成将来自第二管芯的热耗散到第一管芯。
第四示例提供一种包括用于执行对层叠封装(PoP)器件的热管理的一条或多条指令的处理器可读存储介质，该指令在由至少一个处理电路执行时使该至少一个处理电路：确定第一管芯的第一温度读数是否等于或大于第一管芯的第一最大温度；确定第二管芯的第二温度读数是否等于或大于第二管芯的第二最大温度；在(i)第一温度读数等于或大于第一最大温度并且(ii)第二温度读数小于第二最大温度时将双向热电冷却器(TEC)配置成将来自第一管芯的热耗散到第二管芯；以及在(i)第二温度读数等于或大于第二最大温度并且(ii)第一温度读数小于第一最大温度时将双向热电冷却器(TEC)配置成将来自第二管芯的热耗散到第一管芯。
附图
在结合附图理解下面阐述的详细描述时，各种特征、本质和优点会变得明显，在附图中，相像的附图标记贯穿始终作相应标识。
图1解说了集成器件封装。
图2解说了包括双向热电冷却器(TEC)的层叠封装(PoP)器件的示例的剖面图。
图3解说了包括双向热电冷却器(TEC)的层叠封装(PoP)器件中的热传递流的示例。
图4解说了包括双向热电冷却器(TEC)的层叠封装(PoP)器件中的热传递流的示例。
图5解说了包括双向热电冷却器(TEC)的层叠封装(PoP)器件的另一示例的剖面图。
图6解说了双向热电冷却器的剖面图。
图7解说了双向热电冷却器的倾斜视图。
图8解说了组装双向热电冷却器(TEC)的倾斜视图。
图9解说了可如何配置包括若干双向热电冷却器(TEC)的热电冷却器的示例。
图10解说了热控制器可如何控制双向热电冷却器(TEC)的配置。
图11解说了热控制器可如何控制双向热电冷却器(TEC)的另一配置。
图12解说了热控制器可如何控制双向热电冷却器(TEC)的又一配置。
图13解说了包括双向热电冷却器(TEC)的层叠封装(PoP)器件的示例的剖面图，其中突出显示了若干示例性电路径。
图14解说了包括双向热电冷却器(TEC)的层叠封装(PoP)器件的示例的剖面图，其中突出显示了若干示例性电路径。
图15解说了包括双向热电冷却器(TEC)的层叠封装(PoP)器件的示例的剖面图，其中突出显示了若干示例性电路径。
图16解说了若干温度图和TEC电流图，以示出TEC的操作可如何影响层叠封装(PoP)器件中的若干管芯的温度。
图17解说了用于配置双向热电冷却器(TEC)并控制层叠封装(PoP)器件中的管芯的温度的方法的示例性流程图。
图18解说了用于配置双向热电冷却器(TEC)并控制层叠封装(PoP)器件中的管芯的温度的方法的另一示例性流程图。
图19(包括图19A-19B)解说了用于制造包括双向热电冷却器(TEC)的层叠封装(PoP)器件的示例性序列。
图20解说了用于制造包括双向热电冷却器(TEC)的层叠封装(PoP)器件的方法的示例性流程图。
图21解说了包括双向热电冷却器(TEC)的层叠封装(PoP)器件的另一示例的剖面图。
图22解说了可集成本文所描述的层叠封装(PoP)器件、集成器件封装、半导体器件、管芯、集成电路和/或PCB的各种电子设备。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
本公开描述了一种层叠封装(PoP)器件，包括：第一封装；第二封装；以及双向热电冷却器(TEC)。第一封装包括第一基板和耦合到第一基板的第一管芯。第二封装被耦合至第一封装。第二封装包括第二基板和耦合到第二基板的第二管芯。双向TEC位于第一管芯和第二基板之间。双向TEC被适配成在第一封装和第二封装之间动态地来回散热。双向TEC被适配成在第一时间段中将来自第一管芯的热量耗散到第二管芯。双向TEC被进一步适配成在第二时间段中将来自第二管芯的热量耗散到第一管芯。双向TEC被适配成将来自第一管芯的热量穿过第二基板耗散到第二管芯。
包括双向热电冷却器的示例性层叠封装(PoP)器件
图2解说了包括第一封装202(例如，第一集成器件封装)、第二封装204 (例如，第二集成器件封装)以及热电冷却器(TEC)210的层叠封装(PoP) 器件200的示例。
第一封装202包括第一基板220、第一管芯222、以及第一封装层224。第一封装202还可包括TEC 210。TEC 210耦合到第一管芯222。粘合剂270(例如，导热粘合剂)可被用来将TEC 210耦合到第一管芯222。粘合剂270可以将TEC 210的第一表面(例如，底表面)耦合到第一管芯222的背侧。TEC 210 可以是能够在第一方向上(例如，在第一时段/帧中)和第二方向上(例如，在第二时段/帧中)散热的双向TEC，其中第二方向与第一方向相对。更具体而言， TEC 210可以是可被配置和/或适配成动态地(例如，在PoP器件200的操作期间实时地)在第一封装202和第二封装204之间来回散热的双向TEC。TEC 210 可以是双向热传递装置。TEC 210可以提供主动散热(例如，主动热传递装置)。 TEC的各个示例至少在图6-9中在下文进一步详细解说和描述。
第一基板220可以是封装基板。第一基板220包括至少一个介电层226、若干互连227、第一阻焊层228、以及第二阻焊层229。第一阻焊层228在第一基板220的第一表面(例如，底表面)上。第二阻焊层229在第一基板220的第二表面(例如，顶表面)上。介电层226可包括核心层和/或预浸层。互连 227可包括若干迹线、通孔和/或焊盘。互连227可位于介电层226中和/或介电层226的表面上。
互连是器件(例如，集成器件、集成器件封装、管芯)和/或基底(例如，封装基板、印刷电路板、中介体)的允许或促成两个点、元件和/或组件之间的电连接的元件或组件。在一些实现中，互连可以包括迹线、通孔、焊盘、柱、重分布金属层、和/或凸块下金属化(UBM)层。在一些实现中，互连是能够为信号(例如，数据信号、接地信号、功率信号)提供电路径的导电材料。互连可包括一个以上元件/组件。一组互连可包括一个或多个互连。
第一管芯222通过一组焊料225(例如，焊球)耦合(例如，安装)到第一基板220。第一管芯222可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU))。第一管芯222可以是倒装芯片。在不同实现中，第一管芯222可不同地耦合到第一基板220。例如，第一管芯222可通过柱和/或焊料耦合到第一基板220。其他形式的互连可被用来将第一管芯222耦合到第一基板220。
第一封装层224封装第一管芯222的至少一部分。第一封装层224可包括模塑料和/或环氧树脂填料。第一封装层224可包括若干焊料230、232、234以及236(例如，焊球)。焊料230、232、234以及236可耦合到互连227。
第一封装202通过一组焊球252耦合到(例如，安装在)印刷电路板(PCB) 250。该组焊球252耦合至互连227。然而，注意，第一封装202可通过使用其他装置(诸如面栅阵列(LGA)和/或针栅阵列(PGA))耦合到PCB 250。
第二封装204包括第二基板240、第二管芯242、以及第二封装层244。第二基板240可以是封装基板。第二基板240包括至少一个介电层246、若干互连247、第一阻焊层248、以及第二阻焊层249。第一阻焊层248在第二基板 240的第一表面(例如，底表面)上。第二阻焊层249在第二基板240的第二表面(例如，顶表面)上。介电层246可包括核心层和/或预浸层。互连247可包括若干迹线、通孔和/或焊盘。互连247可位于介电层246中和/或介电层246 的表面上。
第二管芯242通过一组焊球245耦合(例如，安装)到第二基板240。第二管芯242可以是逻辑管芯或存储器管芯。第二管芯242可以是倒装芯片。在不同实现中，第二管芯242可不同地耦合到第二基板240。例如，第二管芯242 可通过柱和/或焊料耦合到第二基板240。其他形式的互连可被用来将第二管芯 242耦合到第二基板240。第二封装层244封装第二管芯242的至少一部分。第二封装层244可包括模塑料和/或环氧树脂填料。
第二封装204耦合(例如，安装)到第一封装202，以使得TEC 210处于第一封装202和第二封装204之间。如图2所示，TEC 210位于第一管芯222 和第二基板240之间。粘合剂272(例如，导热粘合剂)可被用来将TEC 210 耦合到第二基板240。粘合剂272可将TEC 210的第二表面(例如，顶表面) 耦合到第一阻焊层248。在一些实现中，粘合剂272可将TEC 210的第二表面耦合到介电层246。第二封装204可耦合到第一封装202，使得第二管芯242 的至少一部分与TEC 210和/或第一管芯222垂直对齐。第二封装204可通过焊料230、232、234以及236电耦合到第一封装202。焊料230、232、234以及 236可耦合到互连247。
如上所述，TEC 210可以是能够在第一方向上(例如，在第一时段/帧中) 和第二方向上(例如，在第二时段/帧中)散热的双向TEC，其中第二方向与第一方向相对。
图3-4解说了TEC 210可被如何适配和/或配置成散热的示例。图3解说了 TEC 210被适配成在第一时段期间将热从第一封装202耗散到第二封装204。在第一时间段之时或期间，TEC 210被适配成将热从第一管芯222耗散到第二封装204。从第一管芯222耗散的热可穿过TEC 210、第二基板240(它包括介电层246、互连247)、焊球245、第二管芯242、和/或第二封装层244。因而，来自第一管芯222的一些热可以加热第二管芯242。
图4解说了TEC 210被适配成在第二时段期间将热从第二封装204耗散到第一封装202。在第二时间段之时或期间，TEC 210被适配成将热从第二管芯 242耗散到第一封装202。从第二管芯242耗散的热可穿过焊球245、第二基板 240(它包括介电层246、互连247)、TEC 210和/或第一管芯222。因而，来自第二管芯242的一些热可以加热第一管芯222。
在一些实现中，TEC 210可被适配成在第一封装202和第二封装204之间来回(例如，在第一管芯222和第二管芯242之间来回)散热，以提供最优管芯性能，同时仍然在管芯的热限制内操作。例如，如果第一管芯222已到达其热操作限制(例如，温度操作限制)，则TEC 210可被适配成和/或配置成将热从第一管芯222耗散且朝向第二管芯242耗散(只要第二管芯尚未达到其热操作限制)。类似地，如果第一管芯222仍然在其热操作限制内、但第二管芯242 达到其热操作限制，则TEC 210可被适配成和/或配置成将热从第二管芯242 耗散并朝向第一管芯222耗散。因而，TEC 210可以是可被配置和/或适配成动态地(例如，在PoP器件200的操作期间实时地)在第一封装202和第二封装 204之间来回散热的双向TEC。器件(例如，PoP器件)中的TEC以及TEC 可被如何配置、适配和/或控制以用于热管理的各个示例在下文至少在图6-12 和16-18中更详细地解说和描述。
在一些实现中，TEC(例如，双向TEC)可位于两个管芯之间。这样的配置的示例在下文在图21中解说和描述。
包括双向热电冷却器的示例性层叠封装(PoP)器件
图5解说了包括第一封装502(例如，第一集成器件封装)、第二封装204 (例如，第二集成器件封装)以及热电冷却器(TEC)210的层叠封装(PoP) 器件500的另一示例。在一些实现中，图5的PoP器件500类似于PoP器件200，除了不同类型的互连被用来将第二封装204电耦合到第一封装502。
第一封装502包括第一基板220、第一管芯222、以及第一封装层224。第一封装502还可包括TEC 210。TEC 210耦合到第一管芯222。粘合剂270(例如，导热粘合剂)可被用来将TEC 210耦合到第一管芯222。粘合剂270可以将TEC 210的第一表面(例如，底表面)耦合到第一管芯222的背侧。TEC 210 可以是能够在第一方向上(例如，在第一时段/帧中)和第二方向上(例如，在第二时段/帧中)散热的双向TEC，其中第二方向与第一方向相对。在一些实现中，如以上参考图3-4描述的，TEC 210可以是可被配置和/或适配成动态地(例如，在PoP器件200的操作期间实时地)在第一封装502和第二封装204之间来回散热的双向TEC。
第一封装层224封装第一管芯222的至少一部分。第一封装层224可包括模塑料和/或环氧树脂填料。第一封装层224可包括若干通孔510。通孔510可以是穿透封装通孔(TEV)或穿模通孔(TMV)。通孔510耦合到互连227。若干互连512被形成在第一封装层224中。互连512可以是重分布互连。互连 512耦合到通孔510。焊料520(例如，焊球)耦合到互连512和第二基板240。焊料520耦合到第二基板240的互连247。
示例性热电冷却器(TEC)
图6解说了热电冷却器(TEC)600的示例的剖面图。TEC 600可被实现在本公开中描述的任何封装和/或层叠封装(PoP)器件中。例如，TEC 600可以是上述TEC 210。
TEC 600可以是双向TEC。TEC 600可以是双向热传递装置。TEC 600包括N掺杂组件602(例如，N掺杂半导体)和P掺杂组件604(例如，P掺杂半导体)、载体606、互连612以及互连614。载体606可以是可任选的。TEC 600可包括若干N掺杂组件602和若干P掺杂组件604。TEC600可包括若干互连612和若干互连614。互连612位于TEC 600的第一侧(例如，底侧)上。互连614位于TEC 600的第二侧(例如，顶侧)上。
N掺杂组件602通过互连耦合到P掺杂组件604。例如，互连614耦合到 N掺杂组件602。N掺杂组件602耦合到互连612。互连612耦合到P掺杂组件604。P掺杂组件604耦合到另一互连614。以上模式被重复若干次以形成 TEC 600。
在一些实现中，TEC 600可被配置成和/或适配成通过提供穿过TEC 600 的电流来在第一方向上和第二方向上散热。穿过TEC 600的电流的不同极性可以不同地配置和/或适配TEC 600。例如，流过互连614、N掺杂组件602、互连612以及P掺杂组件604的第一电流(例如，具有第一极性的第一电流)可以配置TEC 600以使得热从TEC 600的底侧耗散到TEC 600的顶侧。在这样的情况下，TEC 600的底侧是冷侧，且TEC 600的顶侧是热侧。
在第二电流(例如，具有第二极性的第一电流)流过P掺杂组件604、互连612、N掺杂组件602、以及互连614时，TEC 600可被配置成使得热从TEC 600的顶侧耗散到TEC 600的底侧。在这样的情况下，TEC 600的顶侧是冷侧，且TEC 600的底侧是热侧。
因而，通过改变通过TEC 600的电流的流向或极性(例如，正电流、负电流)，TEC600可被配置为双向TEC，它可被适配成在TEC 600的顶侧和底侧之间来回地散热。
图7解说了概念性TEC 600的倾斜视图。TEC 600包括第一焊盘702(例如，第一终端)、第二焊盘704(例如，第二终端)、介电层712以及介电层 714。第一焊盘702可耦合到互连(例如，互连614)或N掺杂组件(例如，N 掺杂组件602)。第二焊盘704可耦合到互连或P掺杂组件(例如，P掺杂组件604)。介电层712和714包围相应焊盘702和704以确保在焊盘702和704 耦合到封装的互连(例如，焊料)时没有短路。
第一焊盘702和第二焊盘704可位于TEC 600的不同部分上。图7解说了第一焊盘702和第二焊盘704是TEC 600的第一侧(例如，顶侧)。然而，在一些实现中，第一焊盘702和/或第二焊盘704可以位于TEC 600的第二侧(例如，底侧)上。TEC 600可通过使用一个或多个粘合剂(例如，导热粘合剂) 来耦合到封装(例如，封装的管芯、封装的基板)。例如，第一粘合剂可耦合在TEC 600的第一侧或第一表面上，且第二粘合剂可耦合在TEC 600的第二侧或第二表面上。
在一些实现中，TEC可包括若干TEC。即，TEC可以是可个体地适配成和 /或配置成在特定方向上散热的TEC阵列。
图8解说了包括若干TEC的概念性TEC 800的倾斜视图。TEC 800是TEC 阵列。如图8所示，TEC 800包括载体801、第一TEC 802、第二TEC 804、第三TEC 806、第四TEC 808、第五TEC 810以及第六TEC 812。载体801可被用来提供个体TEC的结构支撑。个体TEC(例如，TEC802)可类似于TEC 600。 TEC 800可被实现在本公开中描述的封装和/或PoP器件中的任一者中。
TEC 800可被用来向一个或多个管芯提供散热和/或向管芯提供局部化散热。例如，管芯可包括热点和/或冷点，且TEC 800可被用来只耗散来自管芯上的特定热点区域的热量。
图9解说了TEC阵列可如何被配置和/或适配成散热的示例。如图9所示， TEC 800被配置以使得一些TEC在一个方向上散热，而其他TEC在另一方向上散热。另外，一些TEC可以是不活跃的。在TEC不活跃时，该TEC可仍然将热从较热侧无源地传导(例如，无源热传导)到较冷侧。在图9的示例中， TEC 802和TEC 812被配置和/或适配成将热从TEC 800的顶侧耗散到底侧。 TEC 806和TEC 808被配置和/或适配成将热从TEC 800的底侧耗散到顶侧。TEC 804和TEC 810不活跃(关闭)。TEC 800可在(诸)管芯处于操作中时基于(诸)管芯的温度(例如，局部化温度)来被动态地不同地配置和/或适配。 TEC 800可耦合到一个管芯或若干管芯。
包括热电冷却器的器件的示例性配置
热电冷却器(TEC)可由器件中的一个或多个控制器来适配和/或配置。图 10解说了一个或多个热电冷却器(TEC)1000可被如何控制、配置和/或适配成散热的配置的示例。该配置包括TEC 1000、TEC控制器1002、热控制器1004、以及若干温度传感器1006。TEC 1000可以是双向热传递装置。
温度传感器1006可包括针对第一管芯(例如，逻辑管芯)的至少一个温度传感器和针对第二管芯(例如，存储器管芯)的至少一个温度传感器。温度传感器1006可包括针对其他管芯的其他传感器。温度传感器1006可以与它们的相应管芯分开，或它们可被集成到它们的相应管芯中。温度传感器1006与热控制器1004处于通信中。温度传感器1006可以将温度读数传送给热控制器 1004。因而，热控制器1004可以从温度传感器1006接收温度读数。
热控制器1004可以是分开的器件、单元和/或管芯。热控制器1004可被配置成控制并调节TEC和/或管芯的操作，使得管芯在它们的操作温度限度内操作。例如，热控制器1004可以操作如何以及何时TEC活跃(打开)或不活跃 (关闭)。热控制器1004还可通过对管芯施加性能限制来控制管芯的性能。例如，热控制器1004可以限制管芯的时钟速度以确保管芯不会达到或超过其最大操作温度。热控制器1004可以通过TEC控制器1002来控制、配置、和/或适配TEC 1000。然而，在一些实现中，热控制器1004可以直接控制、配置、和/或适配TEC1000。在一些实现中，TEC控制器1002是热控制器1004的一部分。热控制器1004可以将信号和/或指令传送给TEC控制器1002，使得TEC 控制器1002可以控制、适配和/或配置TEC1000。
TEC控制器1002可以通过向一个或多个TEC 1000传送一个或多个电流 (例如，第一电流、第二电流)来控制、适配和/或配置一个或多个TEC 1000。传送给TEC的电流的属性(例如，电流的极性)可以配置TEC如何散热。例如，传送给TEC的具有第一极性的第一电流(例如，正电流)可以将TEC配置成在第一方向上(例如，自底至顶)散热。传送给TEC的具有第二极性的第二电流(例如，负电流)可以将TEC配置成在与第一方向相对的第二方向上(例如，自顶至底)散热。此外，不同安培的电流可被传送给不同TEC 1000。例如，第一TEC可被传送包括第一安培的第一电流，而第二TEC可被传送包括第二安培的第二电流。
图10进一步解说了热控制器1004可纳入考虑以控制、适配和/或配置一个或多个TEC 1000的一些变量。如图10所示，热控制器1004可以接收第一管芯(例如，逻辑管芯)的温度的输入，并将它与第一管芯的限制温度(例如，上限温度)相比较。热控制器1004可进一步对第一管芯的温度与第一管芯的限制温度之差(若有)进行加权，以控制、适配和/或配置与第一管芯相关联(例如，耦合到第一管芯)的一个或多个TEC 1000。
图10还解说了热控制器1004可以接收第二管芯(例如，存储器管芯)的温度的输入，并将它与第二管芯的限制温度(例如，上限温度)相比较。热控制器1004可进一步对第二管芯的温度与第二管芯的限制温度之差(若有)进行加权，以控制、适配和/或配置与第一管芯相关联(例如，耦合到第一管芯) 的一个或多个TEC 1000。
除了温度和/或温度限制之外，其他变量包括管芯生成热的速率、管芯中温度升高/降低的速率、至封装的电源(例如，电池、插座电源)、和/或多少管芯正被利用(例如，管芯的百分比利用率、时钟速度)。这些变量可被不同地加权。
热控制器1004可以将以上各个变量分开地、独立地、并发地、和/或联合地纳入考虑。热控制器1004可如何将管芯的各个温度纳入考虑的示例在图 16-18中解说和描述。
不同实现可以提供包括至少一个TEC的器件的不同配置。图11解说了一个或多个热电冷却器(TEC)1000可被如何控制、配置和/或适配成散热的另一配置的示例。图11的配置包括TEC 1000、第一管芯1101、TEC控制器1102、热控制器1104、至少一个第一温度传感器1106、以及至少一个第二温度传感器1108。
第一管芯1101包括热控制器1104和第一温度传感器1106。第二温度传感器1108可以将温度读数(例如，第二管芯的温度读数)传送给第一管芯1101。更具体而言，第二温度传感器1108可以将温度读数传送给热控制器1104。类似地，第一温度传感器1106可以将温度读数(例如，第一管芯1101的温度读数)传送给热控制器1104。因而，热控制器1104可以接收来自第一温度传感器1106和第二温度传感器1108的温度读数。热控制器1104可被配置成按与针对热控制器1004所描述的相似方式来控制并调节TEC和/或管芯的操作，使得管芯在它们的操作温度限度内操作。
第一管芯1101和热控制器1104可以将信号和/或指令传送给TEC控制器 1102，使得TEC控制器1102可以控制、适配和/或配置TEC 1000。TEC控制器1102可以通过按与针对TEC控制器1002所描述的相似方式传送电流来控制、适配和/或配置TEC 1000。
图11进一步解说了第一管芯1201和/或热控制器1104可纳入考虑以控制、适配和/或配置一个或多个TEC 1000的一些变量。图11中的变量类似于图10 中描述的变量，除了各变量可被第一管芯1201和/或热控制器1104纳入考虑之外。
图12解说了一个或多个热电冷却器(TEC)1000可被如何控制、配置和/ 或适配成散热的又一配置的示例。图12的配置包括TEC 1000、第一管芯1201、 TEC控制器1202、热控制器1104、至少一个第一温度传感器1106、以及至少一个第二温度传感器1108。图12类似于图11，除了TEC控制器1202被实现在第一管芯1201中之外。因而，图12的配置按与图11的配置相似的方式来操作，除了TEC控制器1202在第一管芯1201内操作之外。
图12进一步解说了第一管芯1201和/或热控制器1104可纳入考虑以控制、适配和/或配置一个或多个TEC 1000的一些变量。图12中的变量类似于图10 中描述的变量，除了各变量可被第一管芯1201和/或热控制器1104纳入考虑之外。
注意，不同实现可以提供以上TEC、TEC控制器、热控制器和温度传感器的不同配置和/或设计。
层叠封装(PoP)器件中的热电冷却器(TEC)的示例性连接
图13-15解说了层叠封装(PoP)器件中的热电冷却器(TEC)可如何电耦合到各个组件或器件的各个示例。
图13解说了图2的PoP器件200。如图13所示，第一管芯222通过第一组互连1302耦合至印刷电路板(PCB)250。第一组互连1302可包括焊料(来自焊料225)、来自互连227的互连(例如，迹线、通孔、焊盘)、以及焊球 (来自焊球252)。第一组互连1302可以提供第一管芯222、电源(未示出)、热控制器(未示出)、或热电冷却器(TEC)控制器(未示出)之间的电路径。在一些实现中，热控制器和/或TEC控制器可被实现在第一管芯222中。
图13还解说了热电冷却器(TEC)210通过第二组互连1304电耦合到PCB 250。第二组互连1304可耦合到如7中描述的TEC 210上的焊盘(例如，焊盘 702、704)和/或端子。第二组互连1304可包括贯穿第一管芯222的穿板通孔 (TSV)、重分布层、焊料(来自焊料225)、来自互连227的互连(例如，迹线、通孔、焊盘)、以及焊球(来自焊球252)。第二组互连1304可以提供 TEC 210与TEC控制器(未示出)之间的电路径。
图14解说了TEC 210可如何电耦合到PoP器件200中的不同组件和/或器件。如图14所示，第一管芯222通过第一组互连1402耦合至印刷电路板(PCB) 250。第一组互连1402可包括焊料(来自焊料225)、来自互连227的互连(例如，迹线、通孔、焊盘)、以及焊球(来自焊球252)。第一组互连1402可以提供第一管芯222、电源(未示出)、热控制器(未示出)、或热电冷却器(TEC) 控制器(未示出)之间的电路径。在一些实现中，热控制器和/或TEC控制器可被实现在第一管芯222中。
图14还解说了热电冷却器(TEC)210通过第二组互连1404电耦合到PCB 250。第二组互连1404可耦合到如7中描述的TEC 210上的焊盘(例如，焊盘 702、704)和/或端子。第二组互连1404可包括来自互连247的互连、焊料234、来自互连227的互连(例如，迹线、通孔、焊盘)、以及焊球(来自焊球252)。第二组互连1404可以提供TEC 210与TEC控制器(未示出)之间的电路径。在这一示例中，第二组互连1404贯穿第二封装204和第一封装202两者。
图15解说了图5的PoP器件200。如图15所示，第一管芯222通过第一组互连1502耦合至印刷电路板(PCB)250。第一组互连1502可包括焊料(来自焊料225)、来自互连227的互连(例如，迹线、通孔、焊盘)、以及焊球 (来自焊球252)。第一组互连1502可以提供第一管芯222、电源(未示出)、热控制器(未示出)、或热电冷却器(TEC)控制器(未示出)之间的电路径。在一些实现中，热控制器和/或TEC控制器可被实现在第一管芯222中。
图15还解说了热电冷却器(TEC)210通过第二组互连1504电耦合到PCB 250。第二组互连1504可耦合到如7中描述的TEC 210上的焊盘(例如，焊盘 702、704)和/或端子。第二组互连1504可包括来自互连512的互连(例如，重分布互连)、来自通孔510的通孔(例如，穿模通孔(TMV)、穿透封装通孔(TEV))、来自互连227的互连(例如，迹线、通孔、焊盘)以及焊球(来自焊球252)。第二组互连1504可以提供TEC 210与TEC控制器(未示出) 之间的电路径。
热电冷却器(TEC)的操作可如何影响管芯的温度的示例性解说
图16解说了热电冷却器(TEC)的操作可如何影响各个管芯的温度的三个图表。图16解说了第一图表1602、第二图表1604、以及第三图表1606。第一图表1602是一时间段上第一管芯的温度读数(例如，在第一管芯222的操作期间)。第二图表1604是一时间段上第二管芯的温度读数(例如，在第二管芯242的操作期间)。第三图表1606是一时间段上传送给热电冷却器(TEC) (例如，TEC 210)/由TEC接收到的电流读数。
在时间段A期间，第一管芯和第二管芯两者都在操作。随时间过去，第一管芯和第二管芯的温度升高。因为第一管芯和第二管芯两者都具有相对小于它们的最大温度(例如，最大操作温度、第一最大温度、第二最大温度)的操作温度，所以TEC不必操作/活跃。因而，没有电流被传送给TEC或TEC没有接收到电流。
在时间段A的结束处，第二管芯达到其最大操作温度(例如，TDIE2)。然而，在时间段A的结束处，第一管芯尚未达到其最大操作温度(例如，TDIE1)。因而，热可从第二管芯朝第一管芯耗散。电流(例如，具有第一极性的第一电流)被传送给TEC并由TEC接收，这使得TEC将热从第二管芯耗散。第一极性可以是正极性。
在时间段B期间，在TEC被激活之后且在TEC活跃时，第二管芯的温度开始下降，同时第一管芯的温度以更快的速率上升(由于来自第二管芯的热正被传递给第一管芯)。因为第一管芯在操作中，所以第一管芯正在生成它自己的热，同时，第一管芯正接收来自第二管芯的热。
在时间段B的结束处，第一管芯已达到其最大操作温度，而第二管芯现在低于其最大操作温度。在这种情况下，热可从第一管芯耗散离开并朝第二管芯耗散。具有不同极性的电流(例如，相对极性，第二极性)被传递给TEC且由 TEC接收。第二极性可以是负极性。电流的新极性使得TEC将热从第一管芯耗散离开并朝第二管芯耗散。
在时间段C期间，在TEC使用具有新极性的电流而活跃时，第一管芯的温度开始下降，同时第二管芯的温度开始上升(由于从第二管芯生成的热以及从第一管芯传递的热)。
在时间段C的结束处，第二管芯已达到其最大操作温度，而第一管芯现在低于其最大操作温度。被传送给TEC且由TEC接收的电流现在被改变回另一极性(例如，第一极性，正极性)，这使得TEC再次将热耗散离开第二管芯。
在时间段D期间，第二管芯的温度开始下降，同时第一管芯的温度上升。
因而，通过改变传送给TEC并由TEC接收的电流，管芯的温度可被动态地控制，而不必扼制管芯的性能。然而，在一些实现中，管芯的热管理和/或控制可通过限制管芯的性能(例如，扼制一个或多个管芯)与对至少一个TEC的使用的组合来达成。注意，不同实现可以使用具有不同值和极性的不同电流来激活、配置以及适配TEC以进行散热。
在描述了可如何通过使用至少一个TEC来达成管芯的热管理的示例之后，现在将在以下章节中描述用于包括至少一个TEC的管芯的热管理的若干方法。在一些实现中，管芯的热管理可包括限制一个或多个管芯的性能。
用于通过使用热电冷却器来对管芯进行热管理的方法的示例性流程图
图17解说了用于通过使用至少一个热电冷却器(TEC)来对两个或更多个管芯进行热管理的方法1700的示例性流程图。方法1700可由TEC控制器和/ 或热控制器执行。
TEC可以在方法1700之前活跃(例如，打开)或不活跃(关闭)。该方法接收(在1705处)第一管芯的温度(例如，第一温度读数，第二温度读数) 和第二管芯的温度。第一管芯可以是第一管芯222。第二管芯可以是第二管芯 242。温度可以是来自第一管芯的至少一个第一温度传感器的温度读数以及来自第二管芯的至少一个第二温度传感器的温度读数。
该方法确定(在1710处)第一管芯的温度是否等于或大于第一管芯的最大阈值操作温度。例如，如果第一管芯的最大阈值操作温度是100°F，则该方法确定第一管芯的温度是否等于或大于100°F。在第一管芯存在多个温度(例如，局部温度)的情况下，该方法可作出若干判定。
在该方法确定(在1710处)第一管芯的温度不等于或大于第一管芯的最大阈值操作温度时，该方法继续进行以确定(在1715处)第二管芯的温度是否等于或大于第二管芯的最大阈值操作温度。例如，如果第二管芯的最大阈值操作温度是85°F，则该方法确定第二管芯的温度是否等于或大于85°F。在第二管芯存在多个温度(例如，局部温度)的情况下，该方法可作出若干判定。
在该方法确定(在1715处)第二管芯的温度不等于或大于第二管芯的最大阈值操作温度时，该方法继续进行以指令(在1720处)TEC不活跃(例如，关闭)。在一些实现中，指令TEC不活跃包括不向TEC传送电流。如果TEC 已经不活跃，则没有电流被传送给TEC。该方法随后继续进行以确定(在1725 处)是否继续管芯的热管理。
然而，回头参考1715，在该方法确定(在1715处)第二管芯的温度等于或大于第二管芯的最大阈值操作温度时，该方法继续进行以(在1730处)将 TEC配置和/或适配成将热从第二管芯耗散离开。在这样的情况下，该方法可以将TEC配置和/或适配成在第一方向上(例如，离开第二管芯的方向)朝第一管芯散热。这可包括将具有第一极性(例如，正极性)的第一电流发送给TEC。该方法随后继续进行以确定(在1725处)是否继续管芯的热管理。
回头参考1710，在该方法确定(在1710处)第一管芯的温度等于或大于第一管芯的最大阈值操作温度时，该方法继续进行以确定(在1735处)第二管芯的温度是否等于或大于第二管芯的最大阈值操作温度。在第二管芯存在多个温度(例如，局部温度)的情况下，该方法可作出若干判定。
在该方法确定(在1735处)第二管芯的温度等于或大于第二管芯的最大阈值操作温度时，该方法继续进行以(在1740处)将TEC配置成不活跃(例如，关闭)。在这种情况下，第一管芯和第二管芯两者皆具有大于它们相应的最大阈值温度的温度，从而使用TEC将不是有生产力的。在这样的情况下，扼制一个或多个管芯的性能(例如，限制管芯的时钟速度)可被用来降低管芯的温度。在一些实现中，指令TEC不活跃包括不向TEC传送电流。如果TEC已经不活跃，则没有电流被传送给TEC。该方法随后继续进行以确定(在1725 处)是否继续管芯的热管理。
然而，回头参考1735，在该方法确定(在1735处)第二管芯的温度不等于或大于第二管芯的最大阈值操作温度时，该方法继续进行以(在1745处) 将TEC配置和/或适配成将热从第一管芯耗散离开。在这样的情况下，该方法可以将TEC配置和/或适配成在第二方向上(例如，离开第一管芯的方向)朝第二管芯散热。这可包括将具有第二极性(例如，负极性)的第二电流发送给 TEC。该方法随后继续进行以确定(在1725处)是否继续管芯的热管理。
该方法确定(在1725处)是否继续管芯的热管理。如果是，该方法返回以接收(在1705处)第一管芯的温度和第二管芯的温度。
然而，在该方法确定(在1725处)不继续管芯的热管理时，该方法继续 (在1745处)将TEC配置成不活跃(例如，关闭)。这可通过中断将任何电流传送给TEC来达成。
用于通过使用热电冷却器和/或对管芯的性能限制来对管芯进行热管理的方法的示例性流程图
图18解说了用于通过使用至少一个热电冷却器(TEC)和/或对管芯的性能限制来对两个或更多个管芯进行热管理的另一方法1800的示例性流程图。方法1800可由TEC控制器和/或热控制器执行。
TEC可以在方法1800之前活跃(例如，打开)或不活跃(关闭)。该方法接收(在1805处)第一管芯的温度(例如，第一温度读数，第二温度读数) 和第二管芯的温度。第一管芯可以是第一管芯222。第二管芯可以是第二管芯 242。温度可以是来自第一管芯的至少一个第一温度传感器的温度读数以及来自第二管芯的至少一个第二温度传感器的温度读数。
该方法确定(在1810处)第一管芯的温度是否等于或大于第一管芯的最大阈值操作温度，并且第二管芯的温度是否等于或大于第二管芯的最大阈值操作温度。在第一管芯和/或第二管芯存在多个温度(例如，局部温度)的情况下，该方法可作出若干判定。
在该方法确定(在1810处)第一管芯的温度等于或大于第一管芯的最大阈值操作温度并且第二管芯的温度等于或大于第二管芯的最大阈值操作温度时，该方法限制(在1815处)第一管芯和/或第二管芯的性能。在一些实现中，限制管芯的性能可包括扼制管芯，诸如限制一个或多个管芯的最大时钟速度。不同实现可以不同地限制管芯的性能。例如，与第二管芯的性能相比，第一管芯的性能可被更多地限制。
该方法继续进行以接收(在1805处)第一管芯的温度和第二管芯的温度。
然而，在该方法确定(在1810处)第一管芯的温度不等于或大于第一管芯的最大阈值操作温度并且第二管芯的温度不等于或大于第二管芯的最大阈值操作温度时，该方法可任选地移除或减少(在1820处)对第一管芯和/或第二管芯的性能的任何限制。
该方法确定(在1825处)第一管芯的温度是否等于或大于第一管芯的最大阈值操作温度，或者第二管芯的温度是否等于或大于第二管芯的最大阈值操作温度。在第一管芯和/或第二管芯存在多个温度(例如，局部温度)的情况下，该方法可作出若干判定。
在该方法确定(在1825处)第一管芯的温度等于或大于第一管芯的最大阈值操作温度或者第二管芯的温度等于或大于第二管芯的最大阈值操作温度时，该方法激活(在1830处)热电冷却器(TEC)。这可包括向TEC发送电流。TEC可被激活以将热从第一管芯耗散离开或从第二管芯耗散离开。例如，在第一管芯的温度等于或大于第一管芯的最大阈值操作温度、但第二管芯的温度不等于或大于第二管芯的最大阈值操作温度时，TEC可被激活以将热从第一管芯耗散离开。在第一管芯的温度不等于或大于第一管芯的最大阈值操作温度、但第二管芯的温度等于或大于第二管芯的最大阈值操作温度时，TEC可被激活以将热从第二管芯耗散离开。TEC可被如何激活的示例在图17中解说和描述。该方法随后继续进行以接收(在1805处)第一管芯的温度和第二管芯的温度。
在该方法确定(在1825处)第一管芯的温度不等于或大于第一管芯的最大阈值操作温度并且第二管芯的温度不等于或大于第二管芯的最大阈值操作温度时，该方法停用(在1835处)热电冷却器(TEC)。停用TEC可包括不向TEC传送电流。在TEC已经不活跃时，没有电流被传送。注意，在一些实现中，相同电流或不同电流(例如，具有不同安培的电流)可被传送。在一些实现中，较强电流(例如，具有较大安培的电流)将比较弱电流(例如，具有较低安培的电流)提供更大的主动散热。不同实现可以使用不同因素和/或变量来考虑电流的强度。这样的因素和/或变量可包括封装的功率源(例如，电池电源、插座电源)和/或管芯的温度变化的速率。
方法1800可被迭代若干次，直至管芯的热管理结束。
用于提供/制造包括双向热电冷却器(TEC)的层叠封装(PoP)器件的示例性序列
在一些实现中，提供/制造包括至少一个双向热电冷却器(TEC)的层叠封装(PoP)器件包括若干过程。图19(包括图19A-19B)解说了用于提供/制造包括至少一个双向热电冷却器(TEC)的PoP器件的示例性序列。在一些实现中，图19A-19B 的序列可被用于提供/制造图2-5的PoP器件和/或本公开中描述的其他PoP器件。
应当注意，图19A-19B 的序列可以组合一个或多个阶段以简化和/或阐明用于提供/制造包括双向热电冷却器(TEC)的PoP器件的序列。在一些实现中，各过程的次序可被改变或修改。
如图19A所示的阶段1解说了提供基板1900之后的状态。基板1900可以是封装基板。基板1900可由供应者或制造者来制造或供应。基板1900包括至少一个介电层1902、一组互连1904(例如，迹线、通孔、焊盘)、第一阻焊层1906、以及第二阻焊层1908。介电层1902可包括核心层和/或预浸层。
阶段2解说了第一管芯1910被耦合到(例如，安装到)基板1900之后的状态。第一管芯1910通过一组焊料1912(例如，焊球)耦合到基板1900。不同的实现可以将第一管芯1910不同地耦合至基板1900。在一些实现中，第一管芯1910通过一组柱和焊料来耦合到基板1900。
阶段3解说了在基板1900和第一管芯1910上提供(例如，形成)了封装层1920之后的状态。封装层1920可以封装整个第一管芯1910或仅第一管芯 1910的一部分。封装层1920可以是模塑料和/或环氧树脂填料。
阶段4解说了在封装层1920中形成至少一个腔1921之后的状态。不同实现可以形成腔1921。在一些实现中，激光被用来形成腔1921。在一些实现中，封装层1920是光可图案化层，且可通过使用光刻工艺(例如，光蚀刻工艺) 以将封装层1920图案化来形成腔1921。
阶段5解说了在封装层1920之中或之上形成了至少一个通孔1922和至少一个互连1924之后的状态。镀敷工艺可被用来形成通孔1922和互连1924。互连1924可包括迹线和/或焊盘。互连1924可以是重分布互连。通孔1922和互连1924可各自包括晶种金属层和金属层。
如图19B所示的阶段6解说了在将热电冷却器(TEC)1940耦合(例如，安装)到第一管芯1910之后的状态。在一些实现中，粘合剂(例如，导热粘合剂)被用来将TEC 1940耦合到第一管芯1910。TEC 1940可以是双向TEC。 TEC 1940包括焊盘和/或端子(例如，如图7所述)。TEC 1940可耦合到第一管芯1910，使得TEC 1940的焊盘和/或端子耦合(例如，电耦合)到封装层1920 上的互连(例如，重分布互连、来自互连1924的互连)。阶段6可解说包括基板1900、第一管芯1910以及封装层1920的第一封装1950。第一封装1950 还可包括TEC 1940。
阶段7解说了在第二封装1960被耦合(例如，安装)到第一封装1950之后的状态，从而使得TEC 1940处于第一封装1950和第二封装1960之间。第二封装1960包括第二基板1970(例如，封装基板)、第二管芯1980、以及第二封装层1982。第二基板1970包括至少一个介电层1972和一组互连1974(例如，迹线、焊盘、通孔)。一组焊球1976可耦合到第二基板1970和来自第一封装1950的互连(例如，互连1924)。第二管芯1980通过一组焊料1984(例如，焊球)耦合(例如，安装)到第二基板1970。如在阶段7所示，TEC 1940 位于第一管芯1910和第二基板1970之间。在一些实现中，粘合剂(例如，导热粘合剂)被用来将第二基板1970耦合到TEC1940。
阶段8解说了在一组焊球1990被耦合到第一封装1950之后的状态。阶段 8可包括层叠封装(PoP)器件1994，它包括第一封装1950、第二封装1960 以及TEC 1940。
用于提供/制造包括双向热电冷却器(TEC)的层叠封装(PoP)器件的示例性方法
图20解说了用于提供/制造包括至少一个双向热电冷却器(TEC)的层叠封装(PoP)器件的方法2000的示例性流程图。在一些实现中，图20的方法 2000可被用于提供/制造图2-5的PoP器件和/或本公开中描述的其他PoP器件。
应当注意，图20的流程图可以组合一个或多个步骤和/或过程以简化和/ 或阐明用于提供/制造包括双向TEC的PoP器件的方法。在一些实现中，各过程的次序可被改变或修改。
该方法提供(在2005处)基板。该基板可以是封装基板。该基板可由供应者或制造者来制造或供应。该基板包括至少一个介电层、一组互连(例如，迹线、通孔、焊盘)、第一阻焊层、以及第二阻焊层。介电层可包括核心层和 /或预浸层。
该方法将第一管芯耦合到该基板(在2010)。第一管芯可通过一组焊料(例如，焊球)耦合(例如，安装)到该基板。不同实现可以将第一管芯不同地耦合至基板。在一些实现中，第一管芯通过一组柱和焊料来耦合到基板。
该方法可任选地在基板和第一管芯上提供(在2015)封装层。在一些实现中，提供封装层包括在基板和第一管芯上形成封装层，使得封装层对整个第一管芯或仅第一管芯的一部分进行封装。封装层可以是模塑料和/或环氧树脂填料。
该方法在封装层之中和之上形成(在2020处)互连。在一些实现中，形成互连包括在封装层中形成腔以及在腔和/或封装层中形成互连。不同实现可以形成腔。在一些实现中，激光被用来形成腔。在一些实现中，封装层是光可图案化层，且可通过使用光刻工艺(例如，光蚀刻工艺)以将封装层图案化来形成腔。
形成互连可包括在封装层1920之中和之上形成至少一个通孔和至少一个互连。镀敷工艺可被用来形成通孔和互连。互连可包括迹线和/或焊盘。互连可以是重分布互连。通孔和互连可各自包括晶种金属层和金属层。
该方法将热电冷却器(TEC)耦合(在2025)到第一管芯。在一些实现中，粘合剂(例如，导热粘合剂)被用来将TEC耦合(例如，安装)到第一管芯。 TEC可以是双向TEC。第一封装可由第一基板、第一管芯、封装层来限定。第一封装还可包括耦合到第一管芯的TEC。
该方法将第二封装耦合(在2030)到第一封装，使得TEC处于第一封装和第二封装之间。第二封装包括第二基板(例如，封装基板)、第二管芯、以及第二封装层。第二基板包括至少一个介电层和一组互连(例如，迹线、焊盘、通孔)。一组焊球可耦合到第二基板和来自第一封装的互连。TEC位于(第一封装的)第一管芯与(第二封装的)第二基板之间。在一些实现中，粘合剂(例如，导热粘合剂)被用来将第二基板耦合到TEC。
该方法将一组焊球提供(在2035)到第一封装。更具体地，该组焊球可耦合到第一封装的第一基板。
包括双向热电冷却器的示例性层叠封装(PoP)器件
图21解说了包括第一封装2102(例如，第一集成器件封装)、第二封装 2104(例如，第二集成器件封装)、第一热电冷却器(TEC)2110以及第二 TEC 2112的另一层叠封装(PoP)器件2100的示例。在一些实现中，第一热电冷却器(TEC)2110和第二TEC 2112可被配置为TEC的组装件或阵列，如图8-9中描述的。
第一封装2102包括第一基板2120、第一管芯2122(例如，第一逻辑管芯)、第二管芯2123(例如，第二逻辑管芯)、以及第一封装层2124。第一基板2120 包括至少一个介电层2126和一组互连2127。第一封装2102还可包括第一TEC 2110和第二TEC 2112。第一TEC2110耦合到第一管芯2122。第二TEC 2112 耦合到第二管芯2123。粘合剂(例如，导热粘合剂)可被用来将TEC(例如，第一TEC 2110)耦合到第一管芯(例如，管芯2122)。
第二封装2104耦合(例如，安装)到第一封装2102，使得第一TEC 2110 和第二TEC2112处于第一封装2102和第二封装2104之间。第二封装2104包括第二基板2140、第一管芯2142、第二管芯2143、第一封装层2144以及第三 TEC 2150。第二基板2140包括至少一个介电层2146和一组互连2147。第一 TEC 2110处于第一管芯2122和第二基板2140之间。第二TEC 2112处于第二管芯2123和第二基板2140之间。第三TEC 2150处于第一管芯2142和第二管芯2143之间。
第一TEC 2110可以是能够在第一方向上(例如，在第一时段/帧中)和第二方向上(例如，在第二时段/帧中)散热的双向TEC，其中第二方向与第一方向相对。类似地，第二TEC2112可以是能够在第一方向上(例如，在第一时段/帧中)和第二方向上(例如，在第二时段/帧中)散热的双向TEC，其中第二方向与第一方向相对。第三TEC 2150可以是能够在第一方向上(例如，在第一时段/帧中)和第二方向上(例如，在第二时段/帧中)散热的双向TEC，其中第二方向与第一方向相对。
在一些实现中，如在图3-4中描述的，TEC 2110和2112可以是可被配置和/或适配成动态地(例如，在PoP器件2100的操作期间实时地)在第一封装 2102和第二封装2104之间来回散热的双向TEC。
在一些实现中，TEC 2110和2112可以是可被配置和/或适配成动态地(例如，在PoP器件2100的操作期间实时地)在第一管芯2122和第二管芯2123 之间来回散热的双向TEC。即，TEC 2110和2112可被配置成使得从第一管芯 2122耗散离开的热可朝第二管芯2123耗散。因而，在一些实现中，TEC 2110 和2112可被配置成使得从第一管芯2122通过第一TEC2110、第二基板2140、第二TEC 2112向第二管芯2123散热。
在一些实现中，TEC 2110和2112可被配置成使得从第二管芯2123耗散离开的热可朝第一管芯2122耗散。因而，在一些实现中，TEC 2110和2112可被配置成使得从第二管芯2123通过第二TEC 2112、第二基板2140、第一TEC 2110 向第一管芯2122散热。
在一些实现中，TEC 2150可以是可被配置和/或适配成动态地(例如，在 PoP器件2100的操作期间实时地)在第一管芯2142和第二管芯2143之间来回散热的双向TEC。即，例如，TEC 2150和2150可被配置成使得从第一管芯2142 耗散离开的热可朝第二管芯2143耗散。不同实现可以不同地配置TEC以达成 PoP器件2100中的管芯的期望热管理。
示例性电子设备
图22解说了可集成有前述集成器件、半导体器件、集成电路、管芯、中介体、封装或层叠封装(PoP)中的任一者的各种电子设备。例如，移动电话设备2202、膝上型计算机设备2204以及固定位置终端设备2206可包括如本文所述的集成器件2200。集成器件2200可以是例如本文描述的任何集成电路、管芯、集成器件、集成器件封装、集成电路器件、层叠封装器件。图22中所解说的设备2202、2204、2206仅是示例性的。其他电子设备也能以集成器件2200为其特征，此类电子设备包括但不限于设备(例如，电子设备)群，该设备群包括移动设备、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、启用全球定位系统(GPS)的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读取装备)、通信设备、智能电话、平板计算机、计算机、可穿戴设备、服务器、路由器、机动车(例如，自主车辆)中实现的电子设备、或者存储或检索数据或计算机指令的任何其它设备，或者其任何组合。
图2、3、4、5、6、7、8、19、10、11、12、13、14、15、16、17、18、 19A-19B、20、21和/或22中解说的组件、步骤、特征和/或功能之中的一个或多个可以被重新安排和/或组合成单个组件、步骤、特征或功能，或可以实施在数个组件、步骤、或功能中。也可添加额外的元件、组件、步骤、和/或功能而不会脱离本公开。还应当注意，本公开中的图2、3、4、5、6、7、8、19、10、11、12、13、14、15、16、17、18、19A-19B、20、21和/或22及其相应描述不限于管芯和/或IC。在一些实现中，图2、3、4、5、6、7、8、19、10、11、 12、13、14、15、16、17、18、19A-19B、20、21和/或22及其相应描述可被用于制造、创建、提供、和/或生产集成器件。在一些实现中，一种器件可包括管芯、管芯封装、集成电路(IC)、集成器件、集成器件封装、晶片、半导体器件、层叠封装(PoP)器件、和/或中介体。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指两个对象之间的直接或间接耦合。例如，如果对象A物理地接触对象B，且对象B接触对象C，则对象A和C可仍被认为是彼此耦合的——即便它们并非彼此直接物理接触。
还应注意，这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可以被重新安排。过程在其操作完成时终止。过程可对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，它的终止对应于该函数返回调用方函数或主函数。上述方法和/或过程中的任一者也可以是存储在计算机/处理器可读存储介质中的可由至少一个处理电路、处理器、管芯和/或控制器(例如，TEC控制器、热控制器)执行的代码。例如，管芯、TEC控制器和/或热控制器可包括可执行存储在计算机/处理器可读存储介质中的代码的一个或多个处理电路。计算机/ 处理器可读存储介质可包括存储器(例如，存储器管芯、逻辑管芯中的存储器、 TEC控制器中的存储器、热控制器中的存储器)。管芯可被实现为倒装芯片、晶片级封装(WLP)、和/或芯片规模封装(CSP)。
本领域技术人员将可进一步领会，结合本文中公开的实施例描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。
本文中所描述的本公开的各种方面可实现于不同设备和/或系统中而不会脱离本公开。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本公开。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (30)

1.一种层叠封装(PoP)器件，包括：
第一封装，包括：
第一基板；以及
耦合至所述第一基板的第一管芯；
耦合到所述第一封装的第二封装，所述第二封装包括：
第二基板；以及
耦合至所述第二基板的第二管芯；以及
位于所述第一管芯与所述第二基板之间的双向热电冷却器(TEC)，所述双向TEC被适配成在所述第一封装和所述第二封装之间动态地来回散热，其中所述双向热电冷却器(TEC)被配置成：
在(i)所述第一管芯的第一温度读数等于或大于所述第一管芯的第一最大温度并且(ii)所述第二管芯的第二温度读数小于所述第二管芯的第二最大温度时，将来自所述第一管芯的热耗散到所述第二管芯；以及
在(i)所述第二温度读数等于或大于所述第二最大温度并且(ii)所述第一温度读数小于所述第一最大温度时，将来自所述第二管芯的热耗散到所述第一管芯。
2.如权利要求1所述的PoP器件，其特征在于，所述双向TEC被适配成在第一时间段中将来自所述第一管芯的热耗散到所述第二管芯。
3.如权利要求2所述的PoP器件，其特征在于，所述双向TEC被进一步适配成在第二时间段中将来自所述第二管芯的热耗散到所述第一管芯。
4.如权利要求2所述的PoP器件，其特征在于，所述双向TEC被适配成将来自所述第一管芯的热通过所述第二基板耗散到所述第二管芯。
5.如权利要求1所述的PoP器件，其特征在于，所述双向TEC通过第一导热粘合剂耦合到所述第一管芯。
6.如权利要求1所述的PoP器件，其特征在于，所述双向TEC是多个热电冷却器(TEC)的阵列。
7.如权利要求1所述的PoP器件，其特征在于，所述双向TEC通过包括所述第一管芯中的互连的多个互连电耦合到TEC控制器。
8.如权利要求1所述的PoP器件，其特征在于，所述双向TEC通过包括所述第一封装层中的互连的多个互连电耦合到TEC控制器。
9.如权利要求1所述的PoP器件，其特征在于，所述双向TEC通过包括所述第二基板中的互连的多个互连电耦合到TEC控制器。
10.如权利要求1所述的PoP器件，其特征在于，所述第一管芯是第一逻辑管芯且所述第二管芯是至少第二逻辑管芯或存储器管芯中的一者。
11.如权利要求1所述的PoP器件，其特征在于，所述第一封装进一步包括耦合到所述第一基板的第三管芯，其中所述PoP器件进一步包括第二双向TEC，其中所述第二双向TEC被适配成在所述第一管芯和所述第三管芯之间动态地来回散热。
12.如权利要求1所述的PoP器件，其特征在于，所述第一封装进一步包括耦合到所述第一基板的第三管芯，其中所述PoP器件进一步包括第二双向TEC，其中所述双向TEC与所述第二双向TEC的组合被适配成在所述第一管芯和所述第三管芯之间动态地来回散热。
13.如权利要求1所述的PoP器件，其特征在于，所述PoP器件被集成到从包括以下各项的组中选择的设备中：音乐播放器、视频播放器、娱乐单元、导航设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、可穿戴设备、膝上型计算机、服务器、以及机动车中的设备，并且所述设备进一步包括所述PoP器件。
14.一种层叠封装(PoP)器件，包括：
第一封装，包括：
第一基板；以及
耦合至所述第一基板的第一管芯；
耦合到所述第一封装的第二封装，所述第二封装包括：
第二基板；以及
耦合至所述第二基板的第二管芯；以及
位于所述第一管芯与所述第二基板之间的双向热传递装置，所述双向热传递装置被配置成在所述第一封装和所述第二封装之间动态地来回散热，其中所述双向热传递装置被配置成：
在(i)所述第一管芯的第一温度读数等于或大于所述第一管芯的第一最大温度并且(ii)所述第二管芯的第二温度读数小于所述第二管芯的第二最大温度时，将来自所述第一管芯的热耗散到所述第二管芯；以及
在(i)所述第二温度读数等于或大于所述第二最大温度并且(ii)所述第一温度读数小于所述第一最大温度时，将来自所述第二管芯的热耗散到所述第一管芯。
15.如权利要求14所述的PoP器件，其特征在于，所述双向热传递装置被配置成在第一时间段中将来自所述第一管芯的热耗散到所述第二管芯。
16.如权利要求15所述的PoP器件，其特征在于，所述双向热传递装置被进一步配置成在第二时间段中将来自所述第二管芯的热耗散到所述第一管芯。
17.如权利要求15所述的PoP器件，其特征在于，所述双向热传递装置被配置成将来自所述第一管芯的热通过所述第二基板耗散到所述第二管芯。
18.如权利要求14所述的PoP器件，其特征在于，所述双向热传递装置是多个热电冷却器(TEC)的阵列。
19.如权利要求15所述的PoP器件，其特征在于，所述PoP器件被集成到从包括以下各项的组中选择的设备中：音乐播放器、视频播放器、娱乐单元、导航设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、可穿戴设备、膝上型计算机、服务器、以及机动车中的设备，并且所述设备进一步包括所述PoP器件。
20.一种用于对层叠封装(PoP)器件进行热管理的方法，包括：
接收第一管芯的第一温度读数；
接收第二管芯的第二温度读数；
确定所述第一管芯的所述第一温度读数是否等于或大于所述第一管芯的第一最大温度；
确定所述第二管芯的所述第二温度读数是否等于或大于所述第二管芯的第二最大温度；
在(i)所述第一温度读数等于或大于所述第一最大温度并且(ii)所述第二温度读数小于所述第二最大温度时，将双向热电冷却器(TEC)配置成将来自所述第一管芯的热耗散到所述第二管芯；以及
在(i)所述第二温度读数等于或大于所述第二最大温度并且(ii)所述第一温度读数小于所述第一最大温度时，将所述双向热电冷却器(TEC)配置成将来自所述第二管芯的热耗散到所述第一管芯。
21.如权利要求20所述的方法，其特征在于，将所述双向TEC配置成将来自所述第一管芯的热耗散到所述第二管芯包括将TEC控制器配置成向所述双向TEC发送第一信号，其中所述第一信号具有第一极性。
22.如权利要求21所述的方法，其特征在于，将所述双向TEC配置成将来自所述第二管芯的热耗散到所述第一管芯包括将所述TEC控制器配置成向所述双向TEC发送第二信号，其中所述第二信号具有与所述第一极性相对的第二极性。
23.如权利要求20所述的方法，其特征在于，进一步包括在(i)所述第一温度读数小于所述第一最大温度并且(ii)所述第二温度读数小于所述第二最大温度时，将所述双向TEC配置成不活跃。
24.如权利要求20所述的方法，其特征在于，接收所述第一温度读数、接收所述第二温度读数、确定所述第一管芯的所述第一温度读数是否等于或大于所述第一管芯的第一最大温度、以及确定所述第二管芯的所述第二温度读数是否等于或大于所述第二管芯的第二最大温度的所述方法是由热控制器执行的。
25.如权利要求24所述的方法，其特征在于，所述热控制器被实现在所述PoP器件的所述第一管芯中。
26.如权利要求20所述的方法，其特征在于，接收所述第一管芯的所述第一温度读数包括接收来自至少一个第一温度传感器的至少一个第一温度，并且其中接收所述第二管芯的所述第二温度读数包括接收来自至少一个第二温度传感器的至少一个第二温度。
27.如权利要求21所述的方法，其特征在于，进一步包括在(i)所述第一温度读数等于或大于所述第一最大温度并且(ii)所述第二温度读数等于或大于所述第二最大温度时，指令所述第一管芯降低第一管芯性能。
28.如权利要求27所述的方法，其特征在于，进一步包括在(i)所述第一温度读数等于或大于所述第一最大温度并且(ii)所述第二温度读数等于或大于所述第二最大温度时，将所述双向TEC配置成不活跃。
29.如权利要求21所述的方法，其特征在于，进一步包括在(i)所述第一温度读数等于或大于所述第一最大温度并且(ii)所述第二温度读数等于或大于所述第二最大温度时，指令所述第二管芯降低第二管芯性能。
30.一种包括用于执行层叠封装(PoP)器件的热管理的一条或多条指令的非瞬态处理器可读存储介质，所述指令在由至少一个处理电路执行时使所述至少一个处理电路：
接收第一管芯的第一温度读数；
接收第二管芯的第二温度读数；
确定所述第一管芯的第一温度读数是否等于或大于所述第一管芯的第一最大温度；
确定所述第二管芯的第二温度读数是否等于或大于所述第二管芯的第二最大温度；
在(i)所述第一温度读数等于或大于所述第一最大温度并且(ii)所述第二温度读数小于所述第二最大温度时，将双向热电冷却器(TEC)配置成将来自所述第一管芯的热耗散到所述第二管芯；以及
在(i)所述第二温度读数等于或大于所述第二最大温度并且(ii)所述第一温度读数小于所述第一最大温度时，将所述双向热电冷却器(TEC)配置成将来自所述第二管芯的热耗散到所述第一管芯。
CN201680021525.0A 2015-05-11 2016-05-10 包括双向热电冷却器的层叠封装(pop)器件 Active CN107534038B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/709,276 2015-05-11
US14/709,276 US9746889B2 (en) 2015-05-11 2015-05-11 Package-on-package (PoP) device comprising bi-directional thermal electric cooler
PCT/US2016/031671 WO2016183099A1 (en) 2015-05-11 2016-05-10 Package-on-package (pop) device comprising bi-directional thermal electric cooler

Publications (2)

Publication Number Publication Date
CN107534038A CN107534038A (zh) 2018-01-02
CN107534038B true CN107534038B (zh) 2021-01-01

Family

ID=56027229

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680021525.0A Active CN107534038B (zh) 2015-05-11 2016-05-10 包括双向热电冷却器的层叠封装(pop)器件

Country Status (9)

Country Link
US (1) US9746889B2 (zh)
EP (1) EP3295481A1 (zh)
JP (1) JP6783798B2 (zh)
KR (1) KR102513960B1 (zh)
CN (1) CN107534038B (zh)
BR (1) BR112017024277B1 (zh)
CA (1) CA2981824A1 (zh)
TW (1) TWI662665B (zh)
WO (1) WO2016183099A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9418926B1 (en) * 2015-05-18 2016-08-16 Micron Technology, Inc. Package-on-package semiconductor assemblies and methods of manufacturing the same
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10177131B2 (en) 2016-03-02 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
CN107579061B (zh) 2016-07-04 2020-01-07 晟碟信息科技（上海）有限公司 包含互连的叠加封装体的半导体装置
US10424559B2 (en) * 2016-12-22 2019-09-24 Intel Corporation Thermal management of molded packages
CN108695284A (zh) * 2017-04-07 2018-10-23 晟碟信息科技（上海）有限公司 包括纵向集成半导体封装体组的半导体设备
CN109148397B (zh) * 2017-06-16 2023-02-28 日月光半导体制造股份有限公司 半导体装置封装
US10438930B2 (en) * 2017-06-30 2019-10-08 Intel Corporation Package on package thermal transfer systems and methods
EP3688801A4 (en) * 2017-09-28 2021-05-05 INTEL Corporation PACKAGE ON ACTIVE SILICON SEMICONDUCTOR HOUSING
US10692793B2 (en) * 2018-03-02 2020-06-23 Micron Technology, Inc. Electronic device with a package-level thermal regulator mechanism and associated systems, devices, and methods
US10834853B2 (en) 2018-03-02 2020-11-10 Micron Technology, Inc. Electronic device with a card-level thermal regulator mechanism and associated systems, devices, and methods
US11152279B2 (en) * 2018-03-26 2021-10-19 Raytheon Company Monolithic microwave integrated circuit (MMIC) cooling structure
US10916488B2 (en) 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having thermal conductive pattern surrounding the semiconductor die
US11137809B2 (en) * 2018-12-20 2021-10-05 Advanced Micro Devices, Inc. Runtime localized cooling of high-performance processors
US11658095B2 (en) * 2019-03-29 2023-05-23 Intel Corporation Bump integrated thermoelectric cooler
US12007170B2 (en) 2019-08-06 2024-06-11 Intel Corporation Thermal management in integrated circuit packages
US11784108B2 (en) 2019-08-06 2023-10-10 Intel Corporation Thermal management in integrated circuit packages
US20210043543A1 (en) * 2019-08-06 2021-02-11 Intel Corporation Thermal management in integrated circuit packages
US11830787B2 (en) 2019-08-06 2023-11-28 Intel Corporation Thermal management in integrated circuit packages
EP3772750A1 (en) * 2019-08-07 2021-02-10 Infineon Technologies AG Semiconductor module arrangement
US20210066273A1 (en) * 2019-08-30 2021-03-04 Intel Corporation Laser ablation-based surface property modification and contamination removal
US20210320085A1 (en) * 2020-04-09 2021-10-14 Nanya Technology Corporation Semiconductor package
KR20220017022A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 패키지
CN111883496A (zh) * 2020-08-31 2020-11-03 中国电子科技集团公司第五十八研究所 基于圆片重构工艺的三维堆叠封装散热结构及其制作方法
US11765862B2 (en) * 2020-09-29 2023-09-19 Baidu Usa Llc Thermal management system for electronic components with thermoelectric element
KR20220071399A (ko) 2020-11-24 2022-05-31 삼성전자주식회사 반도체 모듈
WO2023047407A1 (en) * 2021-09-24 2023-03-30 Pandiyarasan Veluswamy Smart jacket for all weather conditions
US12050788B2 (en) * 2022-05-17 2024-07-30 Western Digital Technologies, Inc. Accelerated cooling in storage devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4817543B2 (ja) * 2001-07-02 2011-11-16 富士通セミコンダクター株式会社 積層型マルチチップ半導体装置
TW549573U (en) 2002-11-27 2003-08-21 Via Tech Inc IC package for a multi-chip module
US7034394B2 (en) 2003-10-08 2006-04-25 Intel Corporation Microelectronic assembly having thermoelectric elements to cool a die and a method of making the same
KR100629679B1 (ko) * 2004-07-01 2006-09-29 삼성전자주식회사 열전 냉각 소자를 갖는 반도체 칩 패키지
JP2006295119A (ja) * 2005-03-17 2006-10-26 Matsushita Electric Ind Co Ltd 積層型半導体装置
US20060243315A1 (en) * 2005-04-29 2006-11-02 Chrysler Gregory M Gap-filling in electronic assemblies including a TEC structure
JP2007115812A (ja) * 2005-10-19 2007-05-10 Seiko Epson Corp ペルチェモジュール及び電子機器
US20090071525A1 (en) 2007-09-17 2009-03-19 Lucent Technologies, Inc. Cooling Hot-Spots by Lateral Active Heat Transport
US8598700B2 (en) * 2008-06-27 2013-12-03 Qualcomm Incorporated Active thermal control for stacked IC devices
US9070662B2 (en) * 2009-03-05 2015-06-30 Volterra Semiconductor Corporation Chip-scale packaging with protective heat spreader
FR2951871B1 (fr) 2009-10-23 2011-12-16 St Microelectronics Sa Plaque d'interface entre circuits integres
TWI441305B (zh) * 2010-12-21 2014-06-11 Ind Tech Res Inst 半導體裝置
KR101928005B1 (ko) * 2011-12-01 2019-03-13 삼성전자주식회사 열전 냉각 패키지 및 이의 열관리 방법
US9006956B2 (en) * 2012-05-09 2015-04-14 Qualcomm Incorporated Piezoelectric active cooling device
US9625186B2 (en) * 2013-08-29 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Cooling system for 3D IC
KR20150027583A (ko) * 2013-09-04 2015-03-12 삼성전자주식회사 열전 소자를 갖는 반도체 소자

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
一种采用半导体致冷的集成大功率LED;唐政维等;《半导体光电》;20070815(第04期);471-473 *
采用Peltier器件的微机控制恒温器;朱小松;《仪器仪表学报》;19900620(第03期);324-327 *

Also Published As

Publication number Publication date
BR112017024277B1 (pt) 2022-12-13
EP3295481A1 (en) 2018-03-21
CN107534038A (zh) 2018-01-02
JP2018514951A (ja) 2018-06-07
US9746889B2 (en) 2017-08-29
TW201642409A (zh) 2016-12-01
JP6783798B2 (ja) 2020-11-11
KR102513960B1 (ko) 2023-03-23
WO2016183099A1 (en) 2016-11-17
BR112017024277A2 (pt) 2018-07-24
CA2981824A1 (en) 2016-11-17
KR20180005179A (ko) 2018-01-15
TWI662665B (zh) 2019-06-11
US20160334845A1 (en) 2016-11-17

Similar Documents

Publication Publication Date Title
CN107534038B (zh) 包括双向热电冷却器的层叠封装(pop)器件
US10002857B2 (en) Package on package (PoP) device comprising thermal interface material (TIM) in cavity of an encapsulation layer
US20210120668A1 (en) Top-side connector interface for processor packaging
US8901748B2 (en) Direct external interconnect for embedded interconnect bridge package
US20180352649A1 (en) Connector interface for processor packaging
US20190172821A1 (en) In-package photonics integration and assembly architecture
US20140225248A1 (en) Power distribution and thermal solution for direct stacked integrated circuits
US9041212B2 (en) Thermal design and electrical routing for multiple stacked packages using through via insert (TVI)
US9153560B2 (en) Package on package (PoP) integrated device comprising a redistribution layer
US9368566B2 (en) Package on package (PoP) integrated device comprising a capacitor in a substrate
US9177831B2 (en) Die assembly on thin dielectric sheet
US20160049378A1 (en) Integrated device comprising a heat-dissipation layer providing an electrical path for a ground signal
US9355898B2 (en) Package on package (PoP) integrated device comprising a plurality of solder resist layers
KR20220138856A (ko) 열 확산기로서 구성된 기판을 포함하는 패키지
WO2018125050A1 (en) Stacked die cavity package
US11742270B2 (en) Landing pad apparatus for through-silicon-vias
KR20240060599A (ko) 전기 습윤 디바이스를 포함하는 전자 디바이스

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant