CN107527792A - 双层外延工艺方法 - Google Patents

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Abstract

本发明公开了一种双层外延工艺方法，包括步骤：进行第一次外延生长工艺在半导体晶圆表面形成第一外延层；对外延工艺腔进行降温并取出半导体晶圆，在降温过程中，外延工艺腔中的残余工艺气体继续反应在第一外延层表面形成电阻率不匹配外延层；形成第一部分器件结构；将半导体晶圆放置到外延工艺腔中并升温；通入HCL进行外延层刻蚀将第一外延层表面的电阻率不匹配外延层去除；之后进行第二次外延生长工艺形成第二外延层并叠加形成电阻率匹配的双层外延结构；在第二外延层中形成第二部分器件结构。本发明能提高两个叠加的外延层的界面特性，从而提高器件的击穿电压和性能。

Description

双层外延工艺方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种双层外延工艺方法。
背景技术
超级结为由形成于半导体晶圆(wafer)中的交替排列的P型薄层和N型薄层组成，现有超级结的制造方法通常会采用到沟槽填充工艺方法，沟槽填充方法需要先在半导体晶圆如硅晶圆表面的外延层如N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPI Filling)的方式在刻出的沟槽上填充P型掺杂的硅外延，并且要求填充区域具有完好的晶体结构，以便后续流程制作高性能的器件。
在现有超级结器件中，为实现超高压器件如900V以上的超高压器件，采用了双层外延工艺。首先在N型外延层(NEPI)的外延上刻一道42μm深的沟槽，经过外延填充，CMP研磨，掩模版去除等工艺后，在其表面再生长一层20μm的NEPI，并刻上第二道23μm深的沟槽。第二道沟槽与第一道沟槽衔接，使沟槽总深度超过60μm，器件可实现900V超高压。
然而现有双层外延工艺的两个叠加的外延层的界面特性不佳，会影响器件的击穿电压(BV)，降低器件性能。
发明内容
本发明所要解决的技术问题是提供一种双层外延工艺方法，能提高两个叠加的外延层的界面特性，从而提高器件的击穿电压和性能。
为解决上述技术问题，本发明提供的双层外延工艺方法包括如下步骤：
步骤一、将半导体晶圆放置到外延工艺腔中，将所述外延工艺腔升温到第一次外延生长工艺的温度，进行所述第一次外延生长工艺在所述半导体晶圆表面形成具有第一导电类型的第一外延层。
步骤二、对所述外延工艺腔进行降温并取出形成有所述第一外延层的所述半导体晶圆，在降温过程中，所述外延工艺腔中的残余工艺气体继续反应在所述第一外延层表面形成电阻率不匹配外延层。
步骤三、在形成有所述电阻率不匹配外延层的所述第一外延层中形成第一部分器件结构。
步骤四、将形成有所述第一部分器件结构的所述半导体晶圆放置到外延工艺腔中，将所述外延工艺腔升温到第二次外延生长工艺的温度。
通入HCL进行外延层刻蚀，所述外延层刻蚀将所述第一外延层表面的所述电阻率不匹配外延层去除。
所述电阻率不匹配外延层去除后关闭HCL的流入从而结束所述外延层刻蚀，之后进行所述第二次外延生长工艺在所述第一外延层表面形成具有第一导电类型的第二外延层；由所述第一外延层和所述第二外延层叠加形成电阻率匹配的具有第一导电类型的双层外延结构。
步骤五、在所述第二外延层中形成第二部分器件结构。
进一步的改进是，所述半导体晶圆为硅晶圆，所述第一外延层和所述第二外延层都为硅外延层。
进一步的改进是，所述第一次外延生长工艺和所述第二次外延生长工艺的工艺条件相同。
进一步的改进是，所述第一次外延生长工艺和所述第二次外延生长工艺的工艺气体都包括氢气和硅源气体。
进一步的改进是，所述硅源气体为二氯氢硅。
进一步的改进是，所述双层外延结构应用于超级结的形成工艺，步骤三中的所述第一部分器件结构为第一部分超级结结构，所述第一部分超级结结构包括形成于所述第一外延层中的多个第一沟槽，在所述第一沟槽中填充有第二导电类型掺杂的第三外延层。
步骤五中所述第二部分器件结构为第二部分超级结结构，所述第二部分超级结结构包括形成于所述第二外延层中的多个第二沟槽，在所述第二沟槽中填充有第二导电类型掺杂的第四外延层；所述第二沟槽和对应的所述第一沟槽对齐，所述第二沟槽中的所述第四外延层和对应的所述第一沟槽中的所述第三外延层上下叠加形成一个具有整体结构的第二导电类型柱；由各所述第二导电类型柱之间的所述双层外延结构组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
进一步的改进是，所述超结结形成的器件的耐压为900V以上，所述第一沟槽和所述第二沟槽的叠加结构的总深度为60微米以上。
进一步的改进是，所述第一次外延生长工艺的温度为1100℃以上。
进一步的改进是，所述电阻率不匹配外延层的电阻率大于所述第一外延层的电阻率。
进一步的改进是，所述电阻率不匹配外延层的厚度通过电阻率的测量确定。
进一步的改进是，步骤一将所述外延工艺腔从待机温度升温到所述第一次外延生长工艺的温度。
进一步的改进是，所述外延工艺腔的待机温度为710度。
进一步的改进是，步骤四将所述外延工艺腔从待机温度升温到所述第二次外延生长工艺的温度。
进一步的改进是，所述外延工艺腔的待机温度为710度。
本发明根据双层外延工艺的特点，主要是根据在第一次外延生长工艺完成后进行外延工艺腔的降温过程中外延工艺腔中的残余工艺气体会继续反应从而在第一外延层表面形成电阻率不匹配外延层的特点，在第二次外延生长工艺进行之前增加了通入HCL进行外延层刻蚀并通过该外延层刻蚀将电阻率不匹配外延层去除，之后再进行第二次外延生长工艺，这样第二次外延生长工艺形成的第二外延层会直接叠加在第一外延层上，从而消除了现有工艺中第一外延层和第二外延层的界面处存在电阻率不匹配外延层的结构，使得由第一外延层和第二外延层叠加形成的双层外延结构具有理想的电阻率匹配，所以本发明能提高两个叠加的外延层的界面特性，从而提高器件的击穿电压和性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1B是现有双层外延工艺方法各步骤中的器件结构示意图；
图2是现有方法形成的双层外延结构交界面处的电阻率曲线；
图3是本发明实施例双层外延工艺方法的流程图；
图4A-图4C是本发明实施例双层外延工艺方法各步骤中的器件结构示意图；
图5是本发明实施例方法形成的双层外延结构交界面处的电阻率曲线。
具体实施方式
如图1A至图1B所示，是本发明实施例双层外延工艺方法各步骤中的器件结构示意图；本发明实施例双层外延工艺方法包括如下步骤：
步骤一、如图1A所示，将半导体晶圆101放置到外延工艺腔中，将所述外延工艺腔升温到第一次外延生长工艺的温度，进行所述第一次外延生长工艺在所述半导体晶圆101表面形成具有第一导电类型的第一外延层102。
步骤二、如图1A所示，对所述外延工艺腔进行降温并取出形成有所述第一外延层102的所述半导体晶圆101，在降温过程中，所述外延工艺腔中的残余工艺气体继续反应在所述第一外延层102表面形成电阻率不匹配外延层102a。
步骤三、在形成有所述电阻率不匹配外延层102a的所述第一外延层102中形成第一部分器件结构。
步骤四、将形成有所述第一部分器件结构的所述半导体晶圆101放置到外延工艺腔中，将所述外延工艺腔升温到第二次外延生长工艺的温度。
如图1B所示，进行所述第二次外延生长工艺在所述第一外延层102表面形成具有第一导电类型的第二外延层103；由所述第一外延层102、电阻率不匹配外延层102a和所述第二外延层103叠加形成具有第一导电类型的双层外延结构104，该双层外延结构104的电阻率不匹配。
步骤五、在所述第二外延层103中形成第二部分器件结构。
通常，所述双层外延结构104应用于超级结的形成工艺，步骤三中的所述第一部分器件结构为第一部分超级结结构，所述第一部分超级结结构包括形成于所述双层外延结构102中的多个第一沟槽，在所述第一沟槽中填充有第二导电类型掺杂的第三外延层。由于所述双层外延结构102和所述电阻率不匹配外延层102a实际上是一个整体结构，所述电阻率不匹配外延层102a是为了特别显示该界面结构而特地单独用标记102a表示，故第一沟槽会穿过所述电阻率不匹配外延层102a。
步骤五中所述第二部分器件结构为第二部分超级结结构，所述第二部分超级结结构包括形成于所述第二外延层103中的多个第二沟槽，在所述第二沟槽中填充有第二导电类型掺杂的第四外延层；所述第二沟槽和对应的所述第一沟槽对齐，所述第二沟槽中的所述第四外延层和对应的所述第一沟槽中的所述第三外延层上下叠加形成一个具有整体结构的第二导电类型柱；由各所述第二导电类型柱之间的所述双层外延结构104组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。当所述超结结形成的器件的耐压为900V以上，所述第一沟槽和所述第二沟槽的叠加结构的总深度为60微米以上，如所述第一沟槽的深度为42微米，所述第二外延层103的厚度为20微米，所述第二沟槽的深度为23微米。
本发明特地研究了现有方法形成的双层外延结构104并发现该双层外延结构104中具有在降温过程中由所述外延工艺腔中的残余工艺气体继续反应形成电阻率不匹配外延层102a。如图2所示，是现有方法形成的双层外延结构交界面处的电阻率曲线；电阻率采用扩展电阻(SRP)测量方法测试得到，图2中曲线201即为电阻率曲线，标记202所示区域为双层外延结构104中所述第一外延层102和所述第二外延层103的交界面区域也即该区域202对应于电阻率不匹配外延层102a，可见区域202中的电阻率明显大于其它位置处的电阻率。电阻率不匹配外延层102a的存在最后会影响器件的击穿电压并降低器件的性能。
如图3所示，是本发明实施例双层外延工艺方法的流程图；如图4A至图4C所示，是本发明实施例双层外延工艺方法各步骤中的器件结构示意图；本发明实施例双层外延工艺方法包括如下步骤：
步骤一、如图4A所示，将半导体晶圆1放置到外延工艺腔中，将所述外延工艺腔从待机温度升温到第一次外延生长工艺的温度，进行所述第一次外延生长工艺在所述半导体晶圆1表面形成具有第一导电类型的第一外延层2。本发明实施例中，步骤一对应的所述外延工艺腔的待机温度为710度；在其它实施例中，待机温度也能根据需要进行相应的变动，并不一定限制在710度，710度仅是为了方便说明而举的一个具体参数。
本发明实施例中，所述半导体晶圆1为硅晶圆，所述第一外延层2和后续的第二外延层3都为硅外延层。所述第一次外延生长工艺和后续的第二次外延生长工艺的工艺条件相同。所述第一次外延生长工艺和所述第二次外延生长工艺的工艺气体都包括氢气和硅源气体。所述硅源气体为二氯氢硅。所述第一次外延生长工艺的温度为1100℃以上。
步骤二、如图4A所示，对所述外延工艺腔进行降温并取出形成有所述第一外延层2的所述半导体晶圆1，在降温过程中，所述外延工艺腔中的残余工艺气体继续反应在所述第一外延层2表面形成电阻率不匹配外延层2a。所述电阻率不匹配外延层2a的电阻率大于所述第一外延层2的电阻率。
步骤三、在形成有所述电阻率不匹配外延层2a的所述第一外延层2中形成第一部分器件结构。
步骤四、将形成有所述第一部分器件结构的所述半导体晶圆1放置到外延工艺腔中，将所述外延工艺腔升温到第二次外延生长工艺的温度。本发明实施例中，步骤四对应的所述外延工艺腔的待机温度为710度；在其它实施例中，待机温度也能根据需要进行相应的变动，并不一定限制在710度，710度仅是为了方便说明而举的一个具体参数。
如图4B所示，通入HCL进行外延层刻蚀，所述外延层刻蚀将所述第一外延层2表面的所述电阻率不匹配外延层2a去除。较佳为，所述电阻率不匹配外延层2a的厚度通过电阻率的测量确定，这样能够确定所述外延层刻蚀的终止条件。
如图4C所示，所述电阻率不匹配外延层2a去除后关闭HCL的流入从而结束所述外延层刻蚀，之后进行所述第二次外延生长工艺在所述第一外延层2表面形成具有第一导电类型的第二外延层3；由所述第一外延层2和所述第二外延层3叠加形成电阻率匹配的具有第一导电类型的双层外延结构4。
步骤五、在所述第二外延层3中形成第二部分器件结构。
本发明实施例中，所述双层外延结构4应用于超级结的形成工艺，步骤三中的所述第一部分器件结构为第一部分超级结结构，所述第一部分超级结结构包括形成于所述第一外延层2中的多个第一沟槽，在所述第一沟槽中填充有第二导电类型掺杂的第三外延层。由于所述双层外延结构2和所述电阻率不匹配外延层2a实际上是一个整体结构，所述电阻率不匹配外延层2a是为了特别显示该界面结构而特地单独用标记2a表示，故第一沟槽会穿过所述电阻率不匹配外延层2a。
步骤五中所述第二部分器件结构为第二部分超级结结构，所述第二部分超级结结构包括形成于所述第二外延层3中的多个第二沟槽，在所述第二沟槽中填充有第二导电类型掺杂的第四外延层；所述第二沟槽和对应的所述第一沟槽对齐，所述第二沟槽中的所述第四外延层和对应的所述第一沟槽中的所述第三外延层上下叠加形成一个具有整体结构的第二导电类型柱；由各所述第二导电类型柱之间的所述双层外延结构4组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。当所述超结结形成的器件的耐压为900V以上，所述第一沟槽和所述第二沟槽的叠加结构的总深度为60微米以上，如所述第一沟槽的深度为42微米，所述第二外延层103的厚度为20微米，所述第二沟槽的深度为23微米。
本发明实施例根据双层外延工艺的特点，主要是根据在第一次外延生长工艺完成后进行外延工艺腔的降温过程中外延工艺腔中的残余工艺气体会继续反应从而在第一外延层2表面形成电阻率不匹配外延层2a的特点，在第二次外延生长工艺进行之前增加了通入HCL进行外延层刻蚀并通过该外延层刻蚀将电阻率不匹配外延层2a去除，之后再进行第二次外延生长工艺，这样第二次外延生长工艺形成的第二外延层3会直接叠加在第一外延层2上，从而消除了现有工艺中第一外延层2和第二外延层3的界面处存在电阻率不匹配外延层2a的结构，使得由第一外延层2和第二外延层3叠加形成的双层外延结构4具有理想的电阻率匹配，所以本发明实施例能提高两个叠加的外延层的界面特性，从而提高器件的击穿电压和性能。
如图5所示，是本发明实施例方法形成的双层外延结构交界面处的电阻率曲线；电阻率采用扩展电阻测量方法测试得到，图5中曲线203即为电阻率曲线，标记204所示区域为双层外延结构4中所述第一外延层2和所述第二外延层3的交界面区域也即该区域204对应于电阻率不匹配外延层2a，可见区域204中的电阻率和其它区域的一致。比较图2的曲线201和图5的曲线203可知，本发明实施例双层外延结构4在交界面处实现电阻率匹配，即在整个双层外延结构4的厚度范围为内实现了电阻率的一致，所以本发明实施例方法形成的器件结构具有更高的击穿电压和更好的性能。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (14)

1.一种双层外延工艺方法，其特征在于，包括如下步骤：
步骤一、将半导体晶圆放置到外延工艺腔中，将所述外延工艺腔升温到第一次外延生长工艺的温度，进行所述第一次外延生长工艺在所述半导体晶圆表面形成具有第一导电类型的第一外延层；
步骤二、对所述外延工艺腔进行降温并取出形成有所述第一外延层的所述半导体晶圆，在降温过程中，所述外延工艺腔中的残余工艺气体继续反应在所述第一外延层表面形成电阻率不匹配外延层；
步骤三、在形成有所述电阻率不匹配外延层的所述第一外延层中形成第一部分器件结构；
步骤四、将形成有所述第一部分器件结构的所述半导体晶圆放置到外延工艺腔中，将所述外延工艺腔升温到第二次外延生长工艺的温度；
通入HCL进行外延层刻蚀，所述外延层刻蚀将所述第一外延层表面的所述电阻率不匹配外延层去除；
所述电阻率不匹配外延层去除后关闭HCL的流入从而结束所述外延层刻蚀，之后进行所述第二次外延生长工艺在所述第一外延层表面形成具有第一导电类型的第二外延层；由所述第一外延层和所述第二外延层叠加形成电阻率匹配的具有第一导电类型的双层外延结构；
步骤五、在所述第二外延层中形成第二部分器件结构。
2.如权利要求1所述的双层外延工艺方法，其特征在于：所述半导体晶圆为硅晶圆，所述第一外延层和所述第二外延层都为硅外延层。
3.如权利要求1所述的双层外延工艺方法，其特征在于：所述第一次外延生长工艺和所述第二次外延生长工艺的工艺条件相同。
4.如权利要求3所述的双层外延工艺方法，其特征在于：所述第一次外延生长工艺和所述第二次外延生长工艺的工艺气体都包括氢气和硅源气体。
5.如权利要求4所述的双层外延工艺方法，其特征在于：所述硅源气体为二氯氢硅。
6.如权利要求1所述的双层外延工艺方法，其特征在于：所述双层外延结构应用于超级结的形成工艺，步骤三中的所述第一部分器件结构为第一部分超级结结构，所述第一部分超级结结构包括形成于所述第一外延层中的多个第一沟槽，在所述第一沟槽中填充有第二导电类型掺杂的第三外延层；
步骤五中所述第二部分器件结构为第二部分超级结结构，所述第二部分超级结结构包括形成于所述第二外延层中的多个第二沟槽，在所述第二沟槽中填充有第二导电类型掺杂的第四外延层；所述第二沟槽和对应的所述第一沟槽对齐，所述第二沟槽中的所述第四外延层和对应的所述第一沟槽中的所述第三外延层上下叠加形成一个具有整体结构的第二导电类型柱；由各所述第二导电类型柱之间的所述双层外延结构组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
7.如权利要求1所述的双层外延工艺方法，其特征在于：所述超结结形成的器件的耐压为900V以上，所述第一沟槽和所述第二沟槽的叠加结构的总深度为60微米以上。
8.如权利要求1或3所述的双层外延工艺方法，其特征在于：所述第一次外延生长工艺的温度为1100℃以上。
9.如权利要求1所述的双层外延工艺方法，其特征在于：所述电阻率不匹配外延层的电阻率大于所述第一外延层的电阻率。
10.如权利要求9所述的双层外延工艺方法，其特征在于：所述电阻率不匹配外延层的厚度通过电阻率的测量确定。
11.如权利要求8所述的双层外延工艺方法，其特征在于：步骤一将所述外延工艺腔从待机温度升温到所述第一次外延生长工艺的温度。
12.如权利要求11所述的双层外延工艺方法，其特征在于：所述外延工艺腔的待机温度为710度。
13.如权利要求8所述的双层外延工艺方法，其特征在于：步骤四将所述外延工艺腔从待机温度升温到所述第二次外延生长工艺的温度。
14.如权利要求13所述的双层外延工艺方法，其特征在于：所述外延工艺腔的待机温度为710度。
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