CN107527650B - 校准端接电阻的半导体存储器装置及端接电阻的校准方法 - Google Patents

校准端接电阻的半导体存储器装置及端接电阻的校准方法 Download PDF

Info

Publication number
CN107527650B
CN107527650B CN201710303471.3A CN201710303471A CN107527650B CN 107527650 B CN107527650 B CN 107527650B CN 201710303471 A CN201710303471 A CN 201710303471A CN 107527650 B CN107527650 B CN 107527650B
Authority
CN
China
Prior art keywords
code
pull
resistance
calibration
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710303471.3A
Other languages
English (en)
Other versions
CN107527650A (zh
Inventor
郑汉基
崔训对
白真赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107527650A publication Critical patent/CN107527650A/zh
Application granted granted Critical
Publication of CN107527650B publication Critical patent/CN107527650B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Abstract

提供了校准端接电阻的半导体存储器装置及其端接电阻的校准方法。存储器装置包括第一片内端接电路、第二片内端接电路、电压发生器和代码生成器。第一片内端接电路可以对应于数据输入缓冲器。第二片内端接电路可以对应于命令/地址缓冲器。电压发生器可以产生参考电压。代码生成器可以响应于参考电压产生片内端接电路中所选择的一个片内端接电路的电阻校准代码。电阻校准代码可以校准所选择的片内端接电路的电阻值。

Description

校准端接电阻的半导体存储器装置及端接电阻的校准方法
本专利申请要求于2016年6月20日提交到韩国知识产权局的第10-2016-0076702号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思的示例性实施例涉及一种半导体存储器系统，更具体地，涉及一种用于校准端接电阻的半导体存储器装置以及一种校准该半导体存储器装置的端接电阻的方法。
背景技术
沿着半导体存储器系统的传输路径传输的数据信号可能在传输路径的终端处被反射。反射的数据信号变为影响原始数据信号并降低原始数据信号质量的噪声。为了防止数据信号的反射，端接电阻器连接到传输路径的终端(例如，末端)。
端接电阻器可以通过将半导体存储器系统的内部的阻抗与半导体存储器系统的外部的阻抗进行匹配来减少数据信号的反射并防止数据信号的质量劣化。包括端接电阻器的端接电路可以用在具有高操作速度的动态随机存取存储器(DRAM)中。将端接电阻器连接到DRAM的内部的片内端接技术可以用于防止DRAM之间的信号干扰。
发明内容
根据发明构思的示例性实施例，存储器装置包括第一片内端接电路、第二片内端接电路、电压发生器和代码生成器。第一片内端接电路可以对应于数据输入缓冲器。第二片内端接电路可以对应于命令/地址缓冲器。电压发生器可以产生参考电压。代码生成器可以响应于参考电压产生片内端接电路中所选择的一个片内端接电路的电阻校准代码。电阻校准代码可以校准所选择的片内端接电路的电阻值。
根据发明构思的示例性实施例，在产生用于校准第一片内端接电路和第二片内端接电路的电阻值的存储器装置的电阻校准代码的方法中，所述方法包括：在代码生成器处产生用于第一片内端接电路的第一电阻校准代码，在代码生成器及电压发生器处将电阻校准代码的第一生成条件改变为用于第二片内端接电路的电阻校准代码的第二生成条件，在代码生成器处使用第二生成条件生成用于第二片内端接电路的第二电阻校准代码。
根据发明构思的示例性实施例，存储器装置的端接电阻校准电路包括第一片内端接电路、第二片内端接电路、控制电路、电压发生器、代码生成器和代码寄存器。第一片内端接电路被构造为响应于第一电阻校准代码进行操作。第二片内端接电路被构造为响应于第二电阻校准代码进行操作。控制电路被构造为响应于校准时钟信号和校准开始信号而产生更新信号、第一校准信号和第二校准信号。电压发生器被构造为响应于第一校准信号和第二校准信号而产生参考电压。代码生成器被构造为响应于参考电压而生成电阻校准代码。代码寄存器被构造为响应于电阻校准代码、第一校准信号、第二校准信号以及更新信号而生成第一电阻校准代码和第二电阻校准代码。代码生成器包括：第一上拉组，连接到第一节点；第二上拉组，连接到第二节点和第一上拉组；下拉组，连接在第二节点和地之间；第一比较器，被构造为比较第一节点的第一电压和参考电压；第二比较器，被构造为比较第二节点的第二电压和参考电压。
附图说明
通过参照附图详细地描述发明构思的示例性实施例，将更清楚地理解发明构思的上述和其它特征。
图1是示出根据发明构思的示例性实施例的端接电阻校准电路的框图。
图2是示出根据发明构思的示例性实施例的图1的端接电阻校准电路的操作的流程图。
图3是根据发明构思的示例性实施例的用于解释图1中示出的电压发生器的功能的图。
图4是示出根据发明构思的示例性实施例的图1的电压发生器的电路图。
图5是示出根据发明构思的示例性实施例的图1的代码生成器的框图。
图6是示出根据发明构思的示例性实施例的图5的上拉组的框图。
图7是根据发明构思的示例性实施例的用于解释图6的上拉组的功能的图。
图8是示出根据发明构思的示例性实施例的图5的下拉组的电路图。
图9是根据发明构思的示例性实施例的用于解释图8的下拉组的功能的图。
图10是示出根据发明构思的示例性实施例的图1的代码寄存器的框图。
图11是示出根据发明构思的示例性实施例的图1的端接电阻校准电路的操作的时序图。
图12是示出根据发明构思的示例性实施例的代码生成器的框图。
图13是示出根据发明构思的示例性实施例的图12的下拉组的电路图。
图14是示出根据发明构思的示例性实施例的代码生成器的框图。
图15是示出根据发明构思的示例性实施例的包括端接电阻校准电路的存储器装置的框图。
具体实施方式
在下文中将参照附图更充分地描述发明构思的示例性实施例。贯穿本申请同样的附图标记可以指同样的元件。
图1是示出根据发明构思的示例性实施例的端接电阻校准电路的框图。端接电阻校准电路100是用来校准存储器装置的端接电阻的电路。端接电阻校准电路100可以包括控制电路110、电压发生器120、代码生成器130a和代码寄存器140。
端接电阻校准电路100可以生成第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)。第一电阻校准代码(CODE_term1<N-1:0>)是用于校准第一片内端接(ODT，也被称为片内终结器、片内终端)电路150的电阻值的代码。第二电阻校准代码(CODE_term2<N-1:0>)是用于校准第二片内端接电路160的电阻值的代码。端接电阻器可以连接到传输路径的终端以防止信号的反射并提高信号的质量。第一片内端接电路150和第二片内端接电路160包括端接电阻器并且被集成到存储器装置中。
第一片内端接电路150和第二片内端接电路160可以是不同类型的端接电路。例如，第一片内端接电路150和第二片内端接电路160可以具有从中心抽头端接(CTT)形式、伪漏极开路(POD)形式和接地端接形式中选择的两种不同形式。第一片内端接电路150和第二片内端接电路160可以提供相同的电阻值或不同的电阻值作为端接电阻。
控制电路110可以接收校准开始信号(CAL_st)和校准时钟信号(ZQ_clk)。可以通过存储器装置中包括的命令解码器来产生校准开始信号(CAL_st)。控制电路110可以响应于校准开始信号(CAL_st)开始操作。可以通过存储器装置中包括的内部时钟信号发生器产生校准时钟信号(ZQ_clk)。
控制电路110可以产生第一校准信号(CAL_term1)、第二校准信号(CAL_term2)和更新信号(CAL_upt)。第一校准信号(CAL_term1)是控制电压发生器120、代码生成器130a和代码寄存器140以生成第一电阻校准代码(CODE_term1<N-1:0>)并对应地确定第一操作时间的代码。第二校准信号(CAL_term2)是控制电压发生器120、代码生成器130a和代码寄存器140以生成第二电阻校准代码(CODE_term2<N-1:0>)并对应地确定第二操作时间的代码。可以通过对校准时钟信号(ZQ_clk)进行计数来产生第一校准信号(CAL_term1)和第二校准信号(CAL_term2)。更新信号(CAL_upt)是控制代码寄存器140以更新第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)的信号。
电压发生器120根据第一校准信号(CAL_term1)或第二校准信号(CAL_term2)产生具有不同电平的参考电压。将参考电压Vref提供到代码生成器130a。可以通过第一片内端接电路150、第二片内端接电路160的端接形式与端接电阻的值来确定所产生的参考电压Vref。
代码生成器130a使用参考电压Vref响应于第一校准信号(CAL_term1)或第二校准信号(CAL_term2)生成电阻校准代码(CODE<N-1:0>)。代码生成器130a在由第一校准信号(CAL_term1)确定的第一操作时间期间生成关于第一片内端接电路150的电阻校准代码(CODE<N-1:0>)。代码生成器130a还在由第二校准信号(CAL_term2)确定的第二操作时间期间生成关于第二片内端接电路160的电阻校准代码(CODE<N-1:0>)。例如，第一操作时间与第二操作时间可以基本相同。可选择地，第一操作时间可以不同于第二操作时间。下面将参照图5至图9描述代码生成器130a的操作和构造。
代码寄存器140根据第一校准信号(CAL_term1)或第二校准信号(CAL_term2)将提供的电阻校准代码(CODE<N-1:0)分成第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)。下面将参照图10描述代码寄存器140的操作和构造。电阻校准代码(CODE<N-1:0>)可以具有N数目的位。因此，第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)也可以具有N数目的位。
图2是示出根据发明构思的示例性实施例的图1的端接电阻校准电路的操作的流程图。将参照图1描述图2。如上所述，端接电阻校准电路100可以生成第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)。
在操作S110中，对第一片内端接电路150执行ZQ校准。代码生成器130a响应于第一校准信号(CAL_term1)生成关于第一片内端接电路150的电阻校准代码(CODE<N-1:0>)。生成的电阻校准代码(CODE<N-1:0>)被提供到代码寄存器140并存储于其中。操作S110的执行时间对应于上述的第一操作时间。在第一操作时间期间，代码生成器130a接收对应于第一片内端接电路150的参考电压Vref、将代码生成器130a中包括的上拉电阻组或下拉电阻组的构造改变为与第一片内端接电路150对应并且用改变的构造进行操作。
在操作S120中，响应于第二校准信号(CAL_term2)在电压发生器120和代码生成器130a中相对于第二片内端接电路160而改变电阻校准代码(CODE<N-1:0>)的生成条件或校准条件。换言之，电压发生器120将参考电压Vref改变为对应于第二片内端接电路160。代码生成器130a将代码生成器130a中包括的上拉电阻组或下拉电阻组的构造改变为对应于第二片内端接电路160。例如，在改变电阻校准代码(CODE<N-1:0>)的生成条件的操作S120中，为了防止错误，代码生成器130a不操作以产生电阻校准代码(CODE<N-1:0>)。
在操作S130中，对第二片内端接电路160执行ZQ校准。代码生成器130a响应于激活的第二校准信号(CAL_term2)和电阻校准代码(CODE<N-1:0>)的改变后的生成条件(来自操作S120)来生成关于第二片内端接电路160的电阻校准代码(CODE<N-1:0>)。生成的电阻校准代码(CODE<N-1:0>)提供到代码寄存器140并存储于其中。随后，代码寄存器140使用更新信号(CAL_upt)对分别在操作S110和S130中生成并存储的电阻校准代码(CODE<N-1:0>)进行更新，并且分别将更新后的每个电阻校准代码(CODE<N-1:0>)输出为第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)。
端接电阻校准电路100可以针对在单个电路中具有异构的端接形式的第一片内端接电路150和第二片内端接电路160生成电阻校准代码(CODE<N-1:0>)。换言之，根据发明构思的示例性实施例，可以实现具有异构的端接电路或异构的驱动器电路的存储器装置。
图3是根据发明构思的示例性实施例的用于解释图1中示出的电压发生器的功能的图。在图3中，示出了片内端接电路(ODT)和驱动器电路。ODT可以包括上拉组131和下拉组134。
上拉组131通过上拉端接信号(TERM_up)而导通或截止以将上拉电阻提供到ODT。下拉组134通过下拉端接信号(TERM_dn)而导通或截止以将下拉电阻提供到ODT。假设上拉组131和下拉组134具有基本相同的等效电阻值。然而，发明构思不限于此，上拉组131和下拉组134可以具有不同的等效电阻值。下面将参照图6、图8和图13描述上拉组131和下拉组134的示出构造。
主机中可以包括驱动器电路。驱动器电路从主机向ODT传输数据，上拉组231或下拉组234可以根据驱动器电路传输的数据而导通或截止。驱动器电路可以根据数据的驱动形式执行不同的操作。这里假设驱动器电路具有导通上拉组231以传输逻辑“1”并导通下拉组234以传输逻辑“0”的驱动形式。
在ODT具有POD的端接形式的情况下，片内端接电路(ODT)的仅上拉组131受上拉端接信号(TERM_up)的控制而进行操作。在ODT从驱动器接收到逻辑“0”的情况下，驱动电压VDD被上拉组231和下拉组134电阻分压，因此驱动电压VDD的电平的一半被提供到节点(I/O)。在ODT从驱动器接收到逻辑“1”的情况下，驱动电压VDD通过ODT的上拉组131和驱动器的上拉组231被提供到节点(I/O)。电压发生器120输出参考电压Vref，该参考电压Vref具有电平，该电平能够区分提供到节点(I/O)的关于逻辑“1”的电压和关于逻辑“0”的电压。在这种情况下，电压发生器120输出驱动电压VDD的电平的五分之四作为参考电压Vref。
在ODT具有CTT的端接形式的情况下，片内端接电路(ODT)的上拉组131和下拉组134均受上拉端接信号(TERM_up)和下拉端接信号(TERM_dn)的控制进行操作。在ODT从驱动器接收逻辑“0”的情况下，驱动电压VDD被上拉组231与两个下拉组134和234电阻分压，因此驱动电压VDD的电平的三分之一被提供到节点(I/O)。在ODT从驱动器接收逻辑“1”的情况下，驱动电压VDD被两个上拉组131和231与下拉组134电阻分压，因此驱动电压VDD的电平的三分之二被提供到节点(I/O)。在这种情况下，电压发生器120输出驱动电压VDD的电平的一半作为参考电压Vref。
在ODT具有接地端接的端接形式的情况下，ODT的仅下拉组134受下拉端接信号(TERM_dn)的控制进行操作。在ODT从驱动器接收逻辑“0”的情况下，接地电压GND通过两个下拉组134和234提供到节点(I/O)。在ODT从驱动器接收逻辑“1”的情况下，驱动电压VDD被上拉组131和两个下拉组134和234电阻分压，因此驱动电压VDD的电平的三分之一被提供给节点(I/O)。在这种情况下，电压发生器120输出驱动电压VDD的电平的五分之二作为参考电压Vref。
上述第一片内端接电路150和第二片内端接电路160可以对应于图3的ODT。在这种情况下，在第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)中是否包括关于下拉组134或上拉组131的校准代码取决于端接形式以及第一片内端接电路150和第二片内端接电路160是否也用作驱动器电路。
当ODT用作驱动器电路时，上述校准代码可以包括关于下拉组134和上拉组131的所有校准代码。当ODT没有用作驱动器电路时，上述校准代码的构成可能不同。例如，在ODT具有POD形式的情况下，上述校准代码可以仅包括关于上拉组131的校准代码。在ODT具有CTT形式的情况下，上述校准代码可以包括关于下拉组134和上拉组131的所有校准代码。在ODT具有接地端接形式的情况下，上述校准代码可以仅包括关于下拉组134的校准代码。
为了说明的目的，假设第一片内端接电路150用作驱动器电路并具有POD的端接形式。还假设第二片内端接电路160没有用作驱动器电路工作并且具有CTT的端接形式。因此，电阻校准代码(CODE<N-1:0>)、第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)可以包括关于上拉组131和下拉组134的校准代码。
图4是示出根据发明构思的示例性实施例的图1的电压发生器的电路图。参照图4，电压发生器120可以包括第一至第三电阻器(R1至R3)、第一开关SW1和第二开关SW2。第一电阻器R1可以具有与第三电阻器R3的电阻值相同或基本相同的电阻值。第二电阻器R2的电阻值可以是第一电阻器R1或第三电阻器R3的电阻值的四倍。
第一电阻器R1连接在驱动电压VDD和节点Vref(施加有参考电压Vref)之间。第一开关SW1和第二电阻器R2串联连接在节点Vref和接地电压GND之间。第二开关SW2和第三电阻器R3串联连接在节点Vref和接地电压GND之间。
在第一校准信号(CAL_term1)被激活的情况下，第一开关(SW1)接通，第二开关(SW2)断开。因此，驱动电压VDD被第一电阻器R1和第二电阻器R2电阻分压，电压发生器120将驱动电压VDD的电平的五分之四输出为参考电压Vref。这对应于对上述第一片内端接电路150的电阻值进行校准的参考电压Vref。
在第一校准信号(CAL_term1)被去激活并且第二校准信号(CAL_term2)被激活的情况下，第一开关(SW1)断开，第二开关(SW2)接通。因此，驱动电压VDD被第一电阻器R1和第三电阻器R3电阻分压，电压发生器120将驱动电压VDD的电平的一半输出为参考电压Vref。这对应于对上述第二片内端接电路160的电阻值进行校准的参考电压Vref。
图5是示出根据发明构思的示例性实施例的图1的代码生成器的框图。参照图5，代码生成器130a可以包括第一上拉组131_1a、第一比较器(com1)132、上拉代码计数器133、第二上拉组131_2a、下拉组134a、第二比较器(com2)135和下拉代码计数器136。代码生成器130a可以基于连接到ZQ焊盘的外部电阻器RZQ和参考电压Vref将端接电阻与目标电阻值进行匹配，并且可以生成伴随的电阻校准代码(CODE<N-1:0>)。目标电阻值可以根据第一校准信号(CAL_term1)或第二校准信号(CAL_term2)而变化。在本示例性实施例中，关于上拉组131a的上拉目标电阻值可以不同于关于下拉组134a的下拉目标电阻值。然而，根据发明构思的示例性实施例，上拉目标电阻值可以与下拉目标电阻值相同或基本相同。
第一上拉组131_1a、第一比较器132和上拉代码计数器133构成第一环路(Loop1)。第一环路(Loop1)产生关于与上拉目标电阻值匹配的端接电阻的上拉代码(PU_CODE<N-1:0>)。第一上拉组131_1a的电阻值根据上拉代码(PU_CODE<N-1:0>)而顺序地变化。第一上拉组131_1a的目标电阻值可以根据第一校准信号(CAL_term1)或者第二校准信号(CAL_term2)而改变。这将在下面参照图6进行描述。第一上拉组131_1a与外部电阻器RZQ一起对驱动电压VDD进行电阻分压操作，以向ZQ焊盘提供电压。
第一比较器132可以产生第一比较信号CMPR1。可以使用参考电压Vref与ZQ焊盘的电压的比较结果来生成第一比较信号CMPR1。第一比较信号CMPR1可以依据参考电压Vref是否大于ZQ焊盘的电压而具有不同的值。上拉代码计数器133根据第一比较信号CMPR1来增大或者减小上拉代码(PU_CODE<N-1:0>)的值，以将上拉组131_1a的电阻值与上拉目标电阻值进行匹配。
在ZQ焊盘的电压高于参考电压Vref的情况下，上拉代码计数器133可以通过增大或者减小上拉代码(PU_CODE<N-1:0>)的值来降低ZQ焊盘的电压，以校准上拉组131_1a的电阻值。可选择地，在ZQ焊盘的电压低于参考电压Vref的情况下，上拉代码计数器133可以通过增大或者减小上拉代码(PU_CODE<N-1:0>)的值来增大ZQ焊盘的电压(PU_CODE<N-1:0>)，以校准上拉组131_1a的电阻值。
当完成第一环路(Loop1)的操作时，上拉组131_1a的电阻值可以与上拉目标电阻值匹配。在上拉组131_1a的电阻值与上拉目标电阻值匹配的情况下，ZQ焊盘的电压与参考电压Vref匹配。在这种情况下，上拉代码计数器133的输出代码值是上拉代码(PU_CODE<N-1:0>)。输出的上拉代码(PU_CODE<N-1:0>)可以校准第一上拉组131_1a和第二上拉组131_2a的电阻值。
第二上拉组131_2a、下拉组134a、第二比较器135和下拉代码计数器136可以构成第二环路(Loop2)。第二上拉组131_2a具有与第一上拉组131_1a的构造相同或基本相同的构造。第二环路(Loop2)的操作类似于第一环路(Loop1)的操作。第二环路(Loop2)进行操作使得下拉组134a的等效电阻值与由上拉组131_2a和参考电压Vref确定的下拉目标电阻值匹配。
下拉组134a的电阻值根据下拉代码(PD_CODE<N-1:0>)而顺序地变化。这里，根据本示例性实施例，下拉组134a不接收第一校准信号(CAL_term1)和第二校准信号(CAL_term2)。然而，下拉组134a的构造可以根据第一端接电路和第二端接电路(例如，图1的第一片内端接电路150和第二片内端接电路160)的结构而不同。这将在下面参照图12至图14进行描述。下面将参照图6描述图5的根据示例性实施例的下拉组134a的构造。下拉组134a与第二上拉组131_2a一起对驱动电压VDD进行电阻分压操作，以向节点(n1)提供电压。
第二比较器135可以产生第二比较信号CMPR2。第二比较信号CMPR2可以依据参考电压Vref是否大于节点(n1)的电压而具有不同的值。下拉代码计数器136通过根据第二比较信号CMPR2而增大或减小下拉代码(PD_CODE<N-1:0>)的值来对下拉组134a的电阻值与下拉目标电阻值进行匹配。
代码生成器130a的操作如下。首先，根据第一校准信号(CAL_term1)设定第一上拉组131_1a和第二上拉组131_2a的构造以及参考电压Vref。根据第一校准信号(CAL_term1)，参考电压Vref是驱动电压VDD的电平的五分之四。因此，上拉目标电阻值变为外部电阻器RZQ的电阻值的四分之一。下拉目标电阻值与外部电阻器RZQ的电阻值相同或基本相同。随后，第一环路(Loop1)和第二环路(Loop2)进行操作，并且分别产生关于上拉目标电阻值的上拉代码(PU_CODE<N-1:0>)和关于下拉目标电阻值的下拉代码(PD_CODE<N-1:0>)。在这种情况下，校准代码(CODE<N-1:0>)可以包括上拉代码(PU_CODE<N-1:0>)和下拉代码(PD_CODE<N-1:0>)。将生成的校准代码(CODE<N-1:0>)提供到代码寄存器140。
根据第二校准信号(CAL_term2)设定第一上拉组131_1a和第二上拉组131_2a的构造以及参考电压Vref。根据第二校准信号(CAL_term2)，参考电压Vref是驱动电压VDD的电平的一半。因此，上拉目标电阻值和下拉目标电阻值与外部电阻器RZQ的电阻值相同或基本相同。随后，第一环路(Loop1)和第二环路(Loop2)进行操作，并且分别产生关于上拉目标电阻值的上拉代码(PU_CODE<N-1:0>)和关于下拉目标电阻值的下拉代码(PD_CODE<N-1:0>)。将包括上拉代码(PU_CODE<N-1:0>)和下拉代码(PD_CODE<N-1:0>)的校准代码(CODE<N-1:0>)提供到代码寄存器140。
图6是示出根据发明构思的示例性实施例的图5的上拉组的框图。参照图6，上拉组131a可以包括第一至第四上拉单元(137_1至137_4)、第一至第四开关(SW1至SW4)和OR逻辑。第一至第四上拉单元(137_1至137_4)可以具有相同或基本相同的构造。
第一上拉单元137_1可以包括多个晶体管MP。每个晶体管MP可以通过上拉代码(PU_CODE<N-1:0>)导通或截止。例如，可以基于具有多个位的上拉代码(PU_CODE<N-1:0>)的每个位值来使每个晶体管MP导通或截止。在使用具有6位的上拉代码(PU_CODE<N-1:0>)的情况下，所述多个晶体管MP可以包括6个晶体管。可以通过上拉代码(PU_CODE<5:0>)的每个位值来使6个晶体管中的每个晶体管被导通或截止。可以改变形成上拉代码(PU_CODE<N-1:0>)的位的数目和包括在多个晶体管MP中的晶体管的数目。依据端接形式或驱动形式，多个晶体管MP可以被构造为包括多个NMOS晶体管。
依据多个晶体管MP之中的每个晶体管是导通还是截止，电流可以流经或不可以流经多个电阻器(R_pu)中的每个电阻器。因此，可以改变上拉组131a的等效电阻值。换言之，可以通过上拉代码(PU_CODE<5:0>)来改变上拉组131a的等效电阻值。
第一至第四上拉单元(137_1至137_4)可以分别串联连接到第一至第四开关(SW1至SW4)。第一开关至第三开关(SW1至SW3)可以被第一校准信号(CAL_term1)导通或截止。第四开关SW4可以通过OR逻辑的输出值导通或截止。OR逻辑输出通过对第一校准信号(CAL_term1)和第二校准信号(CAL_term2)执行逻辑OR操作而获得的值。结果，所有的第一至第四上拉单元(137_1至137_4)响应于第一校准信号(CAL_term1)被激活以进行操作。在第一校准信号(CAL_term1)被去激活的情况下，仅第四上拉单元137_4响应于第二校准信号(CAL_term2)而被激活。
图7是根据发明构思的示例性实施例的用于解释图6的上拉组的功能的图。将参照图6来描述图7。如参照图5和图6描述的，可以根据上拉代码(PU_CODE<N-1:0>)来改变上拉组131a的等效电阻值。
为了说明的目的，这里假设使用6位的上拉代码(PU_CODE<5:0>)。此外，假设上拉组131a的最大值(Rmax)由“111111”的上拉代码(PU_CODE<5:0>)进行编码，并且上拉组131a的最小值(Rmin)由“000000”的上拉代码(PU_CODE<5:0>)进行编码。这些假设是为了便于描述，而不是限制发明构思。
首先，在第一校准信号(CAL_term1)被激活的情况下(CASE1)，上拉组131a的等效电阻值根据上拉代码(PU_CODE<5:0>)从最小值(Rmin_term1)到最大值(Rmax_term1)顺序地变化。上拉目标电阻值(Rtarget_term1)可以存在于最小值(Rmin_term1)和最大值(Rmax_term2)之间。
之后，在第一校准信号(CAL_term1)被去激活而第二校准信号(CAL_term2)被激活的情况下(CASE2)，上拉组131a的等效电阻值根据上拉代码(PU_CODE<5:0>)从改变的最小值(Rmin_term2)到改变的最大值(Rmax_term2)顺序地变化。在这种情况下，最小值(Rmin_term2)可以是CASE1的最小值(Rmin_term1)的四倍(×4)，最大值(Rmax_term2)可以是CASE1的最大值(Rmax_term1)的四倍(×4)。上拉组131a的等效电阻值可以根据参考电压Vref的改变而变化。换言之，在上拉组131a的源极-漏极电压根据参考电压Vref而增大的情况下，上拉组131a的等效电阻值可以增大。可选择地，在上拉组131a的源极-漏极电压减小的情况下，上拉组131a的等效电阻值可以减小。这种行为可以根据设计环境或晶体管特性而有所不同。上拉目标电阻值(Rtarget_term2)可以存在于最小值(Rmin_term2)与最大值(Rmax_term2)之间，并且可以是CASE1的上拉目标电阻值(Rtarget_term1)的四倍。
图8是示出根据发明构思的示例性实施例的图5的下拉组的电路图。参照图8，下拉组134a可以包括多个晶体管MN。
每个晶体管MN可由下拉代码(PD_CODE<N-1:0>)导通或截止。换言之，每个晶体管MN可以基于具有多个位的下拉代码(PD_CODE<N-1:0>)的每个位值而导通或截止。在使用具有6位的下拉代码(PD_CODE<N-1:0>)的情况下，所述多个晶体管MN可以包括6个晶体管。6个晶体管中的每个可以通过下拉代码(PD_CODE<5:0>)的每个位值而导通或截止。如图6中描述的，可以改变形成下拉代码(PD_CODE<N-1:0>)的位的数目和包括在多个晶体管MN中的晶体管的数目。依据端接形式或驱动形式，多个晶体管MN可以包括多个PMOS晶体管。
依据多个晶体管MN之中的每个晶体管是导通还是截止，电流可以流经或不可以流经多个电阻器(R_pd)中的每个电阻器。因此，可以通过下拉代码(PD_CODE<5:0>)来改变下拉组134a的等效电阻值。
图9是根据发明构思的示例性实施例的用于解释图8的下拉组的功能的图。将参照图8来描述图9。如参照图5和图8描述的，可以根据下拉代码(PD_CODE<N-1:0>)来改变下拉组134a的等效电阻值。
为了说明的目的，这里假设使用6位的下拉代码(PD_CODE<5:0>)。此外，假设下拉组134a的最大值(Rmax)由“000000”的下拉代码(PD_CODE<5:0>)进行编码，并且下拉组134a的最小值(Rmin)由“111111”的下拉代码(PD_CODE<5:0>)进行编码。这些假设是为了便于描述，而不是限制发明构思。
下拉组134a的等效电阻值根据下拉代码(PU_CODE<5:0>)从最小值(Rmin)到最大值(Rmax)顺序地变化。下拉目标电阻值(Rtarget)可以存在于最小值(Rmin)和最大值(Rmax)之间。与上拉组131a不同，下拉组134a不接收第一校准信号(CAL_term1)和第二校准信号(CAL_term2)。因此，在理想情况下，下拉组134a的等效电阻值的最小值(Rmin)和最大值(Rmax)不根据第一校准信号(CAL_term1)和第二校准信号(CAL_term2)的改变而改变。如参照图7描述的，下拉组134a的等效电阻值可以根据参考电压Vref的改变而变化，这可以由设计环境或晶体管特性来确定。
图10是示出根据发明构思的示例性实施例的图1的代码寄存器的框图。参照图10，代码寄存器140可以包括第一至第四开关阵列141、143、145和146以及第一至第四锁存器阵列142、144、147和148。
代码寄存器140从代码生成器130a接收电阻校准代码(CODE<N-1:0>)并根据第一校准信号(CAL_term1)和第二校准信号(CAL_term2)将电阻校准代码(CODE<N-1:0>)分为第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)以输出它们。第一至第四开关阵列141、143、145和146中的每个可包括数目对应于N的多个开关，N是电阻校准代码(CODE<N-1:0>)的位的数目。第一至第四锁存器阵列142、144、147和148可以包括数目对应于N的多个锁存器。
第一开关阵列141响应于第一校准信号(CAL_term1)而导通或截止并将从代码生成器130a提供的电阻校准代码(CODE<N-1:0>)传输到第一锁存器阵列142。第一锁存器阵列142存储提供的电阻校准代码(CODE<N-1:0>)。所存储的电阻校准代码(CODE<N-1:0>)是与第一片内端接电路150对应的第一互补代码(CODEb_term1<N-1:0>)。这里，第一互补代码(CODEb_term1<N-1:0>)是第一电阻校准代码(CODE_term1<N-1:0>)的互补代码。
第二开关阵列143响应于第二校准信号(CAL_term2)而导通或截止并将提供的电阻校准代码(CODE<N-1:0>)传输到第二锁存器阵列144。第二锁存器阵列144存储提供的电阻校准代码(CODE<N-1:0>)。所存储的电阻校准代码(CODE<N-1:0>)是与第二片内端接电路160对应的第二互补代码(CODEb_term2<N-1:0>)。这里，第二互补代码(CODEb_term2<N-1:0>)是第二电阻校准代码(CODE_term2<N-1:0>)的互补代码。换言之，电阻校准代码(CODE<N-1:0>)被第一开关阵列141和第二开关阵列143分成第一互补代码(CODEb_term1<N-1:0>)和第二互补代码(CODEb_term2<N-1:0>)。第一互补代码(CODEb_term1<N-1:0>)存储在第一锁存器阵列142，第二互补代码(CODEb_term2<N-1:0>)存储在第二锁存器阵列144。
第三开关阵列145和第四开关阵列146由更新信号(CAL_upt)导通或截止，并且将分别存储在第一锁存器阵列142和第二锁存器阵列144中的第一互补代码(CODEb_term1<N-1:0>)和第二互补代码(CODEb_term2<N-1:0>)分别传输到第三锁存器阵列147和第四锁存器阵列148。存储在第三锁存器阵列147中的校准代码输出为第一电阻校准代码(CODE_term1<N-1:0>)，存储在第四锁存器阵列148中的校准代码输出为第二电阻校准代码(CODE_term2<N-1:0>)。换言之，第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)响应于更新信号(CAL_upt)进行更新。甚至在完成了电阻校准操作之后，也由第三锁存器阵列147和第四锁存器阵列148保持对应的校准代码值，并将对应的校准代码值提供到第一片内端接电路150和第二片内端接电路160。
图11是示出根据发明构思的示例性实施例的图1的端接电阻校准电路的操作的时序图。将参照图1、图5和图10描述图11。图11中示出的校准开始信号(CAL_st)、校准时钟信号(ZQ_clk)、更新信号(CAL_upt)、第一校准信号(CAL_term1)、第二校准信号(CAL_term2)、第一电阻校准代码(CODE_term1<N-1:0>)、第二电阻校准代码(CODE_term2<N-1:0>)以及第一互补代码(CODEb_term1<N-1:0>)和第二互补代码(CODEb_term2<N-1:0>)对应于参照图1至图10所述。因此，将省略对其详细的描述。在图11中，“OLD”表示“旧”，“NEW”表示“新”。
在t0至t1中，第一校准信号(CAL_term1)被激活，并且代码生成器130a相对于由第一校准信号(CAL_term1)设定的条件来生成电阻校准代码(CODE<N-1:0>)。将生成的电阻校准代码(CODE<N-1:0>)提供到代码寄存器140。代码寄存器140的第一锁存器阵列142存储提供的电阻校准代码(CODE<N-1:0>)作为第一互补代码(CODEb_term1<N-1:0>)。如参照图1描述的，第一校准信号(CAL_term1)和第二校准信号(CAL_term2)响应于校准开始信号(CAL_st)和校准时钟信号(ZQ_clk)而产生。
在t1至t2中，电压发生器120和代码生成器130a将电阻校准代码(CODE<N-1:0>)的生成条件改变为与片内端接电路160对应。如上所述，在t1至t2中，为了防止电阻校准代码(CODE<N-1:0>)的生成错误，代码生成器130a不对电阻校准代码(CODE<N-1:0>)执行校准操作。
在t2至t3中，第一校准信号(CAL_term1)被去激活，第二校准信号(CAL_term2)被激活，代码生成器130a相对于由第二校准信号(CAL_term2)设定的条件来生成电阻校准代码(CODE<N-1:0>)。将生成的电阻校准代码(CODE<N-1:0>)提供到代码寄存器140。代码寄存器140的第二锁存器阵列144存储提供的电阻校准代码(CODE<N-1:0>)作为第二互补代码(CODEb_term2<N-1:0>)。
在t3处，更新信号(CAL_upt)被激活，随后对第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)进行更新。结果，完成了生成关于第一片内端接电路150和第二片内端接电路160的新电阻校准代码。
图12是示出根据发明构思的示例性实施例的代码生成器的框图。参照图12，代码生成器130b可以包括第一上拉组131_1b、第一比较器(Com1)132、上拉代码计数器133、第二上拉组131-2b、下拉组134b、第二比较器(Com2)135和下拉代码计数器136。除了第一上拉组(131_1b)和第二上拉组(131_2b)不受第一校准信号(CAL_term1)和第二校准信号(CAL_term2)的控制而下拉组134b受第一校准信号(CAL_term1)和第二校准信号(CAL_term2)的控制之外，图12的代码生成器130b的构造和操作与图5的代码生成器130a的构造和操作相同或基本相同。因此，省略对相似的元件的详细描述。第一上拉组(131_1b)和第二上拉组(131_2b)中的每个可以包括单个上拉单元。
代码生成器130b可以产生关于具有接地端接形式的第一片内端接电路150和具有CCT形式的第二片内端接电路160的电阻校准代码(CODE<N-1:0>)。例如，代码生成器130b可以响应于第一校准信号(CAL_term1)进行操作以产生具有接地端接形式的第一片内端接电路150的电阻校准代码(CODE<N-1:0>)，并且响应于第二校准信号(CAL_term2)产生具有CCT形式的第二片内端接电路160的电阻校准代码(CODE<N-1:0>)。下面将参照图13描述图12的根据示例性实施例的下拉组134b的构造。
图13是示出根据发明构思的示例性实施例的图12的下拉组的电路图。参照图13，下拉组134b可以包括第一至第四下拉单元(138_1至138_4)、第一至第四开关(SW1至SW4)与OR逻辑。因为第一至第四下拉单元(138_1至138_4)的构造和操作与图8的下拉组134a的构造和操作相同或基本相同，所以省略对其的描述。
第一至第四下拉单元(138_1至138_4)分别串联连接到第一至第四开关(SW1至SW4)。第一至第三开关(SW1至SW3)可以被第一校准信号(CAL_term1)导通或截止。第四开关SW4可以通过OR逻辑的输出值而导通或截止。OR逻辑输出通过对第一校准信号(CAL_term1)和第二校准信号(CAL_term2)执行逻辑OR操作而获得的值。结果，所有的第一至第四上拉单元(138_1至138_4)响应于第一校准信号(CAL_term1)被激活以进行操作。在第一校准信号(CAL_term1)被去激活的情况下，仅第四上拉单元138_4响应于第二校准信号(CAL_term2)而被激活。
图14是示出根据发明构思的示例性实施例的代码生成器的框图。参照图14，代码生成器130c可以包括第一上拉组131_1a、第一比较器(Com1)132、上拉代码计数器133、第二上拉组131-2a、下拉组134b、第二比较器(Com2)135和下拉代码计数器136。除了第一上拉组(131_1a)和第二上拉组(131_2a)以及下拉组134b均受第一校准信号(CAL_term1)和第二校准信号(CAL_term2)的控制之外，图14的代码生成器130c的构造和操作与图5的代码生成器130a的构造和操作相同或基本相同。因此，省略对相似的元件的详细描述。
代码生成器130c可以产生关于具有POD形式、CCT形式或接地端接形式的第一片内端接电路150和第二片内端接电路160的电阻校准代码(CODE<N-1:0>)。因为该操作相似于参照图1至图13描述的操作，所以省略对其的描述。如上描述的，上拉目标电阻值和下拉目标电阻值可以根据端接形式而不同。因此，电压发生器120的构造可以变化。
图15是示出根据发明构思的示例性实施例的包括端接电阻校准电路的存储器装置的框图。图15的存储器装置1000可以包括易失性存储器装置或非易失性存储器装置。
例如，在存储器装置1000为易失性存储器的情况下，存储器装置1000可以是动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、晶闸管RAM(TRAM)、零电容RAM(Z-RAM)或双晶体管RAM(TTRAM)。
例如，在存储器装置1000为非易失性存储器的情况下，存储器装置1000可以是EEPROM(电可擦除可编程只读存储器)、闪存、MRAM(磁随机存取存储器)、自旋转移力矩MRAM、CBRAM(导电桥接RAM)、FeRAM(铁电RAM)、PRAM(相变RAM)、RRAAM(电阻式RAM)、纳米管RRAM、PoRAM(聚合物RAM)、NFGM(纳米管浮栅存储器)、全息存储器、分子电子存储器装置或绝缘电阻变化存储器。
存储器装置1000可以包括端接电阻校准电路1100、数据输出驱动器1200、存储器单元阵列1300、感测放大器1310、行解码器1320、列解码器1330、命令/地址锁存器1400、命令/地址端接电路(C/A ODT)1450、数据输入驱动器1500、命令解码器1600和内部时钟信号发生器1700。
端接电阻校准电路1100可以执行用于将端接电阻值和目标电阻值进行匹配的校准操作。例如，端接电阻校准电路1100可以对应于图1的端接电阻校准电路100。根据发明构思的示例性实施例，端接电阻校准电路1100可以产生第一电阻校准代码(CODE_term1<N-1:0>)和第二电阻校准代码(CODE_term2<N-1:0>)。端接电阻值可以通过产生的第一电阻校准代码(CODE_term1<N-1:0>)和产生的第二电阻校准代码(CODE_term2<N-1:0>)与目标电阻值匹配。第一电阻校准代码(CODE_term1<N-1:0>)可以提供到数据输出驱动器1200，第二电阻校准代码(CODE_term2<N-1:0>)可以提供到命令/地址端接电路1450。根据发明构思的示例性实施例，命令/地址端接电路1450可以包括在命令/地址锁存器1400中。
数据输出驱动器1200可以通过DQ焊盘将存储在存储器单元阵列1300中的数据输出到存储器装置1000的外部。存储在存储器单元阵列1300中的数据可以通过感测放大器1310被提供到数据输出驱动器1200。在这种情况下，行解码器1320和列解码器1330可以提供存储器单元阵列1300的存储有将要输出的数据的存储器单元的地址ADDR。存储器单元的地址ADDR可以通过命令/地址锁存器1400提供到行解码器1320和列解码器1330。
来自存储器装置1000外部的数据可以通过DQ焊盘提供到数据输入驱动器1500。在这种情况下，数据输出驱动器1200可以用作片内端接电路。提供到数据输入驱动器1500的数据可以通过感测放大器1310存储在存储器单元阵列1300中。将要存储来自存储器装置1000的外部的数据的存储器单元的地址ADDR可以通过命令/地址锁存器1400、行解码器1320和列解码器1330提供到存储器单元阵列1300。
命令解码器1600通过命令/地址锁存器1400接收各种命令CMD。命令解码器1600将命令提供到诸如行解码器1320、列解码器1330等的构成元件。命令解码器1600可以将校准开始信号(CAL_st)提供到端接电阻校准电路1100。校准开始信号(CAL_st)可以是ZQCL(ZQ校准长)命令或ZQCS(ZQ校准短)命令。
内部时钟信号发生器1700可以响应于外部时钟信号(CLK、CLKb)产生内部时钟信号。端接电阻校准电路1100可以与由内部时钟信号发生器1700产生的校准时钟信号(ZQ_clk)同步地执行校准操作。
根据发明构思的示例性实施例，如上描述的，端接电阻校准电路可以针对异构的片内端接电路产生用于校准端接电阻的校准代码。因此，半导体存储器装置可以使用针对数据输入缓冲器和命令/地址缓冲器的异构的片内端接电路。因此，可以提高数据信号和命令/地址信号的质量。
尽管已经参照发明构思的示例性实施例示出并描述了发明构思，但是对本领域的普通技术人员来说显然的是，在不脱离如所附权利要求限定的本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
第一片内端接电路，对应于数据输入缓冲器；
第二片内端接电路，对应于命令/地址缓冲器；
电压发生器，被构造为根据控制信号产生参考电压；以及
代码生成器，被构造为响应于参考电压而产生第一片内端接电路和第二片内端接电路中所选择的一个片内端接电路的电阻校准代码，
其中，电阻校准代码校准所选择的片内端接电路的电阻值，
其中，控制信号用于选择第一片内端接电路或第二片内端接电路。
2.根据权利要求1所述的存储器装置，其中，第一片内端接电路和第二片内端接电路中的每个具有中心抽头端接形式、伪漏极开路形式或接地端接形式。
3.根据权利要求1所述的存储器装置，其中，代码生成器包括：
第一上拉电阻组，具有根据电阻校准代码中包括的上拉电阻校准代码确定的电阻值；
电阻器，用于与第一上拉电阻组一起对驱动电压进行分压以产生第一比较电压；
上拉代码计数器，被构造为使用第一比较电压和参考电压之间的比较结果校准上拉电阻校准代码；
第二上拉电阻组，具有根据上拉电阻校准代码确定的电阻值；
下拉电阻组，具有根据电阻校准代码中包括的下拉电阻校准代码确定的电阻值，下拉电阻组用来与第二上拉电阻组一起对驱动电压进行分压以产生第二比较电压；以及
下拉代码计数器，被构造为使用第二比较电压和参考电压之间的比较结果来校准下拉电阻校准代码。
4.根据权利要求3所述的存储器装置，其中，第一上拉电阻组和第二上拉电阻组中的每个包括并联连接的多个上拉电阻单元，其中，上拉电阻单元的电阻值根据上拉电阻校准代码来确定。
5.根据权利要求4所述的存储器装置，其中，第一上拉电阻组和第二上拉电阻组中的每个响应于控制信号选择所述多个上拉电阻单元的一部分用于操作，
其中，上拉电阻单元的电阻值对应于第一片内端接电路或第二片内端接电路的电阻值。
6.根据权利要求3所述的存储器装置，其中，下拉电阻组包括并联连接的多个下拉电阻单元，其中，下拉电阻单元的电阻值根据下拉电阻校准代码来确定。
7.根据权利要求6所述的存储器装置，其中，下拉电阻组响应于控制信号选择所述多个下拉电阻单元的一部分用于操作，
其中，下拉电阻单元的电阻值对应于第一片内端接电路或第二片内端接电路的电阻值。
8.根据权利要求1所述的存储器装置，所述装置还包括代码寄存器，代码寄存器被构造为响应于控制信号接收电阻校准代码并将电阻校准代码分为用于第一片内端接电路的第一电阻校准代码和用于第二片内端接电路的第二电阻校准代码。
9.根据权利要求8所述的存储器装置，其中，代码寄存器包括：
第一锁存器阵列，被构造为响应于控制信号存储第一电阻校准代码；
第二锁存器阵列，被构造为响应于控制信号存储第二电阻校准代码；
第三锁存器阵列，被构造为在代码生成器产生第一电阻校准代码和第二电阻校准代码之后以第一电阻校准代码更新存储在其中的校准代码；
第四锁存器阵列，被构造为在代码生成器产生第一电阻校准代码和第二电阻校准代码之后以第二电阻校准代码更新存储在其中的校准代码。
10.根据权利要求9所述的存储器装置，其中，第一锁存器阵列至第四锁存器阵列中的每个包括N个锁存器，N对应于电阻校准代码的位的数目。
11.根据权利要求1所述的存储器装置，所述存储器装置还包括控制电路，控制电路被构造为响应于时钟信号产生用于选择第一片内端接电路或第二片内端接电路的控制信号，
其中，控制信号确定电压发生器和代码生成器用于产生第一片内端接电路的电阻校准代码的第一操作时间，或者电压发生器和代码生成器用于产生第二片内端接电路的电阻校准代码的第二操作时间。
12.一种产生存储器装置的电阻校准代码的方法，该电阻校准代码用于校准第一片内端接电路和第二片内端接电路的电阻值，所述方法包括：
在代码生成器处产生用于第一片内端接电路的第一电阻校准代码；
在代码生成器及电压发生器处将电阻校准代码的第一生成条件改变为用于第二片内端接电路的电阻校准代码的第二生成条件，
在代码生成器处使用第二生成条件生成用于第二片内端接电路的第二电阻校准代码。
13.根据权利要求12所述的方法，其中，改变电阻校准代码的第一生成条件的步骤将参考电压的电平以及包括在代码生成器中的上拉电阻组或下拉电阻组的构造改变为对应于第二片内端接电路。
14.根据权利要求12所述的方法，其中，以基本相同的时间段执行生成第一电阻校准代码的步骤和生成第二电阻校准代码的步骤。
15.根据权利要求12所述的方法，其中，第一片内端接电路和第二片内端接电路中的每个具有中心抽头端接形式、伪漏极开路形式或接地端接形式。
16.一种存储器装置的端接电阻校准电路，所述端接电阻校准电路包括：
第一片内端接电路，被构造为响应于第一电阻校准代码而操作；
第二片内端接电路，被构造为响应于第二电阻校准代码而操作；
控制电路，被构造为响应于校准时钟信号和校准开始信号而产生更新信号、第一校准信号和第二校准信号；
电压发生器，被构造为响应于第一校准信号和第二校准信号而产生参考电压；
代码生成器，被构造为响应于参考电压生成电阻校准代码；以及
代码寄存器，被构造为响应于电阻校准代码、第一校准信号、第二校准信号和更新信号而生成第一电阻校准代码和第二电阻校准代码，
其中，代码生成器包括：
第一上拉组，连接到第一节点；
第二上拉组，连接到第二节点和第一上拉组；
下拉组，连接在第二节点和地之间；
第一比较器，被构造为比较第一节点的第一电压和参考电压；以及
第二比较器，被构造为比较第二节点的第二电压和参考电压。
17.根据权利要求16所述的端接电阻校准电路，其中
第一上拉组和第二上拉组均由第一校准信号和第二校准信号控制，
第一上拉组对驱动电压执行电阻分压操作以向第一节点提供第一电压，
第二上拉组和下拉组对驱动电压执行电阻分压操作以向第二节点提供第二电压。
18.根据权利要求16所述的端接电阻校准电路，其中
下拉组由第一校准信号和第二校准信号控制，
第一片内端接电路具有接地端接形式，
第二片内端接电路具有中心抽头端接形式。
19.根据权利要求16所述的端接电阻校准电路，其中
第一上拉组、第二上拉组和下拉组均由第一校准信号和第二校准信号控制，
第一上拉组、第一比较器和上拉代码计数器形成第一环路以产生第一上拉代码，第一环路运行直到端接电阻匹配第一目标电阻值，
第二上拉组、下拉组、第二比较器和下拉代码计数器形成第二环路，第二环路运行直到下拉组的等效电阻值匹配第二目标电阻值。
20.根据权利要求16所述的端接电阻校准电路，其中，第一上拉组包括：
并联连接的多个上拉单元，其中，每个上拉单元包括N个晶体管，N是电阻校准代码中的位的数目；
多个开关，每个开关被构造为被第一校准信号激活并连接到所述多个上拉单元中的一个；以及
逻辑门，被构造为响应于第一校准信号和第二校准信号输出信号，
其中，逻辑门激活所述多个开关中的一个。
CN201710303471.3A 2016-06-20 2017-05-02 校准端接电阻的半导体存储器装置及端接电阻的校准方法 Active CN107527650B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0076702 2016-06-20
KR1020160076702A KR20170143127A (ko) 2016-06-20 2016-06-20 터미네이션 저항을 보정하는 반도체 메모리 장치 및 그것의 터미네이션 저항 보정 방법

Publications (2)

Publication Number Publication Date
CN107527650A CN107527650A (zh) 2017-12-29
CN107527650B true CN107527650B (zh) 2021-03-12

Family

ID=60659804

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710303471.3A Active CN107527650B (zh) 2016-06-20 2017-05-02 校准端接电阻的半导体存储器装置及端接电阻的校准方法

Country Status (3)

Country Link
US (1) US10069495B2 (zh)
KR (1) KR20170143127A (zh)
CN (1) CN107527650B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102584637B1 (ko) * 2016-08-22 2023-10-05 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
KR101870840B1 (ko) * 2016-11-02 2018-06-26 삼성전자주식회사 출력 버퍼 회로 및 그것을 포함하는 메모리 장치
CN109994146B (zh) * 2017-12-29 2021-03-23 长鑫存储技术有限公司 半导体存储器件的检测电路及半导体存储器件
CN110070905B (zh) * 2018-01-22 2022-11-01 长鑫存储技术有限公司 半导体存储器件的检测电路及检测方法
CN108231123B (zh) * 2018-02-07 2019-03-08 长鑫存储技术有限公司 一种半导体存储器件的校准方法
KR20190099933A (ko) * 2018-02-20 2019-08-28 삼성전자주식회사 외부의 전압을 기반으로 동작 모드를 결정하는 메모리 장치 및 그 동작방법
CN110197681B (zh) * 2018-02-27 2021-04-27 上海磁宇信息科技有限公司 一种mram读出电路
KR102649322B1 (ko) * 2018-05-25 2024-03-20 삼성전자주식회사 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
CN109087673A (zh) * 2018-08-01 2018-12-25 灿芯半导体(上海)有限公司 Ddr接口电路用自动调整参考电平vref的方法
KR102651315B1 (ko) * 2018-08-16 2024-03-26 삼성전자주식회사 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치
CN109799871A (zh) * 2019-01-04 2019-05-24 武汉邮电科学研究院有限公司 一种高频时钟信号驱动电路
KR20200100337A (ko) * 2019-02-18 2020-08-26 에스케이하이닉스 주식회사 캘리브레이션 회로 및 이를 포함하는 반도체 장치
KR20210027896A (ko) * 2019-09-03 2021-03-11 삼성전자주식회사 캘리브레이션 시간을 줄일 수 있는 멀티 칩 패키지 및 그것의 zq 캘리브레이션 방법
KR20210146656A (ko) * 2020-05-27 2021-12-06 에스케이하이닉스 주식회사 캘리브레이션 회로 및 그 동작 방법
CN112881962A (zh) * 2021-03-15 2021-06-01 江苏时代全芯存储科技股份有限公司 校准装置
CN113421598A (zh) * 2021-06-28 2021-09-21 长江存储科技有限责任公司 校准电路、存储器装置及端接电阻的校准方法
US11936356B2 (en) * 2022-05-12 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Impedance matching circuit and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261874A (zh) * 2007-03-08 2008-09-10 海力士半导体有限公司 Zq校准控制器和用于zq校准的方法
CN102089982A (zh) * 2008-05-02 2011-06-08 美国亚德诺半导体公司 针对输出电阻的端到端容差修正校准rdac的方法和装置
WO2014103735A1 (ja) * 2012-12-26 2014-07-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
CN104679706A (zh) * 2013-12-02 2015-06-03 德州仪器德国股份有限公司 自适应总线端接设备及方法
CN105353245A (zh) * 2015-11-16 2016-02-24 西安华芯半导体有限公司 一种基于zq管脚的dram ddr校准电路及方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422451B1 (ko) * 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
KR100699828B1 (ko) 2004-10-11 2007-03-27 삼성전자주식회사 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를이용한 출력 드라이버의 임피던스 조절 방법
US7579861B2 (en) 2006-10-02 2009-08-25 Hynix Semiconductor Inc. Impedance-controlled pseudo-open drain output driver circuit and method for driving the same
WO2008079911A1 (en) 2006-12-21 2008-07-03 Rambus Inc. Dynamic on-die termination of address and command signals
US7646213B2 (en) 2007-05-16 2010-01-12 Micron Technology, Inc. On-die system and method for controlling termination impedance of memory device data bus terminals
KR101053660B1 (ko) 2008-02-18 2011-08-02 주식회사 하이닉스반도체 출력 임피던스 조절회로 및 그의 구동방법
US7710144B2 (en) * 2008-07-01 2010-05-04 International Business Machines Corporation Controlling for variable impedance and voltage in a memory system
KR100974225B1 (ko) 2008-12-23 2010-08-06 주식회사 하이닉스반도체 임피던스 조정 주기 설정회로 및 반도체 집적회로
JP2011101143A (ja) * 2009-11-05 2011-05-19 Elpida Memory Inc 半導体装置及びそのシステムとキャリブレーション方法
US8274308B2 (en) 2010-06-28 2012-09-25 Intel Corporation Method and apparatus for dynamic memory termination
KR20120005343A (ko) 2010-07-08 2012-01-16 주식회사 하이닉스반도체 집적회로
JP2012049838A (ja) * 2010-08-27 2012-03-08 Elpida Memory Inc 半導体装置およびその特性調整方法
US8760945B2 (en) 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
JP2013114416A (ja) 2011-11-28 2013-06-10 Elpida Memory Inc メモリモジュール
US9412423B2 (en) 2012-03-15 2016-08-09 Samsung Electronics Co., Ltd. Memory modules including plural memory devices arranged in rows and module resistor units
KR20150049267A (ko) * 2013-10-29 2015-05-08 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US9292391B2 (en) 2014-02-12 2016-03-22 Apple Inc. Interface calibration using configurable on-die terminations
JP2015219936A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261874A (zh) * 2007-03-08 2008-09-10 海力士半导体有限公司 Zq校准控制器和用于zq校准的方法
CN102089982A (zh) * 2008-05-02 2011-06-08 美国亚德诺半导体公司 针对输出电阻的端到端容差修正校准rdac的方法和装置
WO2014103735A1 (ja) * 2012-12-26 2014-07-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
CN104679706A (zh) * 2013-12-02 2015-06-03 德州仪器德国股份有限公司 自适应总线端接设备及方法
CN105353245A (zh) * 2015-11-16 2016-02-24 西安华芯半导体有限公司 一种基于zq管脚的dram ddr校准电路及方法

Also Published As

Publication number Publication date
US20170366183A1 (en) 2017-12-21
US10069495B2 (en) 2018-09-04
CN107527650A (zh) 2017-12-29
KR20170143127A (ko) 2017-12-29

Similar Documents

Publication Publication Date Title
CN107527650B (zh) 校准端接电阻的半导体存储器装置及端接电阻的校准方法
US7148721B2 (en) Semiconductor integrated circuit device capable of controlling impedance
US6839286B2 (en) Semiconductor device with programmable impedance control circuit
CN112908398A (zh) 用于zq校准的设备及方法
US7773440B2 (en) ZQ calibration controller and method for ZQ calibration
US6549480B2 (en) Semiconductor integrated circuit allowing internal voltage to be measured and controlled externally
US5673223A (en) Nonvolatile semiconductor memory device with multiple word line voltage generators
US7408379B2 (en) Impedance calibration circuit and semiconductor device including the same
US9324410B2 (en) Semiconductor memory device having an output buffer controller
US9614497B2 (en) Semiconductor device and method for adjusting impedance of output circuit
KR100866927B1 (ko) 온 다이 터미네이션 회로 및 그의 구동방법
US10693460B1 (en) Fuse adjustable output driver
US6768393B2 (en) Circuit and method for calibrating resistors for active termination resistance, and memory chip having the circuit
US20150226825A1 (en) Semiconductor device
US8278967B2 (en) Data driving impedance auto-calibration circuit and semiconductor integrated circuit using the same
CN111433848A (zh) 输入缓冲电路
US8406061B2 (en) Semiconductor memory apparatus
US7782684B2 (en) Semiconductor memory device operating in a test mode and method for driving the same
US8692604B2 (en) Impedance calibration circuit
CN111986718B (zh) 用于电子装置的温度补偿操作的系统、方法及设备
US10373655B2 (en) Apparatuses and methods for providing bias signals according to operation modes as supply voltages vary in a semiconductor device
CN113963728A (zh) 半导体设备和半导体存储器设备
US6654300B2 (en) Semiconductor memory device having internal circuit screening function
US6344763B1 (en) Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals
US11670350B2 (en) Data input buffer and semiconductor apparatus including the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant