CN107437533A - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，所述方法包括：提供基底，包括第一深度区域、第二深度区域和第三深度区域；在第二深度区域基底内形成缓冲掺杂离子区；去除第二深度区域和第三深度区域的部分基底，形成衬底和凸出于衬底上的鳍部；在衬底上形成厚度与第二深度区域深度相等的隔离结构，露出于隔离结构的鳍部为鳍部第一区域，未露出部分为鳍部第二区域；在鳍部第二区域内形成离子类型与缓冲掺杂离子区相同的防穿通掺杂离子区，且离子浓度大于缓冲掺杂离子区；形成横跨鳍部的栅极结构；在栅极结构两侧的鳍部第一区域内形成源漏掺杂区。本发明通过使防穿通掺杂离子区的离子浓度介于源漏掺杂区和缓冲掺杂离子区之间，降低源漏掺杂区与衬底之间的结漏电流。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
在半导体制造中，随着超大规模集成电路的逐步发展，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET器件相比，栅对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底自下至上依次包括第一深度区域、第二深度区域和第三深度区域；对所述第二深度区域基底进行缓冲离子掺杂工艺，形成缓冲掺杂离子区；去除所述第二深度区域和第三深度区域的部分基底，露出所述第一深度区域的基底，形成衬底以及凸出于所述衬底上的鳍部；在所述鳍部之间的衬底上形成隔离结构，所述隔离结构的厚度与所述第二深度区域的深度相等，露出于所述隔离结构的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；对所述鳍部第二区域进行防穿通离子掺杂工艺，形成位于所述缓冲掺杂离子区上的防穿通掺杂离子区，其中，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度；形成横跨所述鳍部表面的栅极结构，所述栅极结构覆盖所述鳍部第一区域的部分顶部和侧壁；在所述栅极结构两侧的鳍部第一区域内形成源漏掺杂区，所述源漏掺杂区的离子类型与所述防穿通掺杂离子区的离子类型相反，且所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。
相应的，本发明还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底上；隔离结构，位于所述鳍部之间的衬底上，其中露出于所述隔离结构的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；栅极结构，横跨所述鳍部表面，且覆盖所述鳍部第一区域的部分顶部和侧壁；缓冲掺杂离子区，位于所述鳍部第二区域内；防穿通掺杂离子区，位于所述鳍部第二区域内的缓冲掺杂离子区上方，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度；源漏掺杂区，位于所述栅极结构两侧的鳍部第一区域内，所述源漏掺杂区的离子类型与所述防穿通掺杂离子区的离子类型相反，且所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在第二深度区域基底内形成缓冲掺杂离子区，然后在鳍部第二区域内的缓冲掺杂离子区上方形成防穿通掺杂离子区，其中，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度。通过使所述防穿通掺杂离子区的离子浓度介于所述源漏掺杂区和所述缓冲掺杂离子区之间，从而使所述源漏掺杂区、防穿通掺杂离子区、缓冲掺杂离子区至所述衬底的离子浓度呈递减趋势，即降低了所述源漏掺杂区至所述衬底之间的浓度梯度，使所述源漏掺杂区与衬底之间形成缓变结，由于缓变结的漏电流较小，进而可以降低器件源漏掺杂区与衬底之间的结漏电流，优化半导体器件的电学性能。
可选方案中，形成隔离结构步骤中的第一退火工艺，可以促进所述缓冲掺杂离子区的掺杂离子发生纵向扩散，所述纵向扩散使所述掺杂离子向沟道区发生扩散，从而避免所述缓冲掺杂离子区过于靠近所述衬底，进而使所述防穿通掺杂离子区和缓冲掺杂离子区之间具有更好的浓度梯度。
本发明提供的半导体结构中，所述防穿通掺杂离子区的离子浓度介于所述源漏掺杂区和所述缓冲掺杂离子区之间，从而使所述源漏掺杂区、防穿通掺杂离子区、缓冲掺杂离子区至所述衬底的离子浓度呈递减趋势，即降低了所述源漏掺杂区至所述衬底之间的浓度梯度，使所述源漏掺杂区与衬底之间形成缓变结，由于缓变结的漏电流较小，进而可以降低器件源漏掺杂区与衬底之间的结漏电流，优化半导体器件的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图10是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，为了改善器件的短沟道效应(SCE：short-channeleffects)，半导体工艺逐渐开始从平面MOSFET晶体管向三维立体式的晶体管(如FinFET)过渡。但是，现有技术形成的FinFET的电学性能仍有待提高。
结合半导体结构分析FinFET存在上述问题的原因，参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：衬底100以及凸出于所述衬底100上的多个分立的鳍部110；还包括位于所述鳍部110之间衬底100上的隔离结构101，其中，露出于所述隔离结构101的鳍部110作为鳍部第一区域111，未露出部分作为鳍部第二区域112；所述半导体结构还包括栅极结构120，所述栅极结构120横跨所述鳍部110表面且覆盖所述鳍部第一区域111的部分顶部和侧壁。
器件的源漏掺杂区130位于栅极结构120两侧的鳍部第一区域111内；为了防止所述源漏掺杂区130之间发生穿通，所述鳍部第二区域112内形成有防穿通掺杂离子区(图未示)，但由于所述源漏掺杂区130的掺杂离子浓度较大，所述衬底100的掺杂离子浓度较小，使所述源漏掺杂区130与所述衬底100之间的浓度梯度过大，从而使所述源漏掺杂区130与所述衬底100之间形成突变结，而一般突变结的漏电流(Junction Leakage Current)较大，进而导致器件源漏掺杂区130与所述衬底100之间的结漏电流增大，器件的电学性能降低。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底自下至上依次包括第一深度区域、第二深度区域和第三深度区域；对所述第二深度区域基底进行缓冲离子掺杂工艺，形成缓冲掺杂离子区；去除所述第二深度区域和第三深度区域的部分基底，露出所述第一深度区域的基底，形成衬底以及凸出于所述衬底上的鳍部；在所述鳍部之间的衬底上形成隔离结构，所述隔离结构的厚度与所述第二深度区域的深度相等，露出于所述隔离结构的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；对所述鳍部第二区域进行防穿通离子掺杂工艺，形成位于所述缓冲掺杂离子区上的防穿通掺杂离子区，其中，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度；形成横跨所述鳍部表面的栅极结构，所述栅极结构覆盖所述鳍部第一区域的部分顶部和侧壁；在所述栅极结构两侧的鳍部第一区域内形成源漏掺杂区，所述源漏掺杂区的离子类型与所述防穿通掺杂离子区的离子类型相反，且所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。
本发明在第二深度区域基底内形成缓冲掺杂离子区，然后在鳍部第二区域内的缓冲掺杂离子区上方形成防穿通掺杂离子区，其中，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度。通过使所述防穿通掺杂离子区的离子浓度介于所述源漏掺杂区和所述缓冲掺杂离子区之间，从而使所述源漏掺杂区、防穿通掺杂离子区、缓冲掺杂离子区至所述衬底的离子浓度呈递减趋势，即降低了所述源漏掺杂区至所述衬底之间的浓度梯度，使所述源漏掺杂区与衬底之间形成缓变结，由于缓变结的漏电流较小，进而可以降低器件源漏掺杂区与衬底之间的结漏电流，优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图2，提供基底200，所述基底200自下至上依次包括第一深度H1区域、第二深度H2区域和第三深度H3区域。
所述基底200为后续形成衬底及鳍部提供工艺基础。具体地，所述第一深度H1区域的基底200为后续形成衬底提供工艺基础，所述第二深度H2区域和第三深度H3区域的基底200为后续形成鳍部提供工艺基础。
本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述基底200包括第一区域Ⅰ和第二区域Ⅱ。
所述基底200用于形成N型器件或P型器件。本实施例中，所述第一区域Ⅰ的基底200用于形成N型器件，所述第二区域Ⅱ的基底200用于形成P型器件。
结合参考3和图4，对所述第二深度H2区域基底200进行缓冲离子掺杂工艺，形成缓冲掺杂离子区(图未示)。
所述第一深度H1区域基底200用于后续形成衬底，所述第三深度H3区域基底200为后续形成源漏掺杂区的区域，所述缓冲掺杂离子区用于防止后续形成的源区和漏区之间发生穿通，且还用于降低所述源漏掺杂区与所述衬底之间的浓度梯度，从而降低所述源漏掺杂区与衬底之间的结漏电流。
所述缓冲掺杂离子区的离子类型与形成的器件类型相反，也就是说，所述缓冲掺杂离子区的离子类型与后续形成的源漏掺杂区的离子类型相反。例如，本实施例中，所述第一区域Ⅰ的基底200用于形成N型器件，所述第二区域Ⅱ的基底200用于形成P型器件，相应的，所述第一区域Ⅰ的缓冲掺杂离子区的离子类型为P型离子，所述第二区域Ⅱ的缓冲掺杂离子区的离子类型为N型离子。
具体地，对所述第二深度H2区域基底200进行缓冲离子掺杂工艺的步骤包括：
如图3所示，在所述第二区域Ⅱ的基底200上形成第一图形层201；以所述第一图形层201为掩膜，对所述第一区域Ⅰ的第二深度H2区域基底200进行第一缓冲离子掺杂工艺202，形成第一缓冲掺杂离子区(图未示)；去除所述第一图形层201；如图4所示，在所述第一区域Ⅰ的基底200上形成第二图形层203；以所述第二图形层203为掩膜，对所述第二区域Ⅱ的第二深度H2区域基底200进行第二缓冲离子掺杂工艺204，形成第二缓冲掺杂离子区(图未示)；去除所述第二图形层203。
本实施例中，所述第一图形层201和第二图形层203的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第一图形层201和第二图形层203。
本实施例中，所述第一缓冲掺杂离子区的离子包括硼离子或铟离子，所述第二缓冲掺杂离子区的离子包括磷离子、砷离子或锑离子。
需要说明的是，所述缓冲离子掺杂工艺的离子注入角度不宜过大，否则容易导致所述缓冲离子掺杂工艺的离子被注入进第三深度H3区域基底200内。为此，本实施例中，所述缓冲离子掺杂工艺的离子注入角度为0度至15度。也就是说，所述第一缓冲离子掺杂工艺202(如图3所示)和第二缓冲离子掺杂工艺204(如图4所示)的离子注入角度为0度至15度。
还需要说明的是，所述缓冲离子掺杂工艺的注入的离子能量不宜过小，也不宜过大。如果注入的离子能量过小，容易导致离子被注入进所述第三深度H3区域基底200内，而所述第三深度H3区域基底200为后续形成源漏掺杂区的区域，从而容易对器件的电学性能造成不良影响；如果注入的离子能量过大，容易导致形成的缓冲掺杂离子区位于靠近所述第一深度H1的第二深度H2区域内，或位于所述第一深度H1区域内，反而不利于后续降低所述源漏掺杂区与衬底之间的浓度梯度。
为此，本实施例中，所述第二缓冲离子掺杂工艺204注入的离子能量为30ev至120Kev；所述第一缓冲离子掺杂工艺202注入的离子能量为10Kev至50Kev。
还需要说明的是，为了使后续形成的源漏掺杂区、防穿通区、缓冲掺杂离子区与衬底之间具有较小的浓度梯度，注入的离子剂量不宜过小，也不宜过大。为此，本实施例中，所述第二缓冲离子掺杂工艺204注入的离子剂量为1E12原子每平方厘米至2E14原子每平方厘米；所述第一缓冲离子掺杂工艺202注入的离子剂量为1E12原子每平方厘米至2E14原子每平方厘米。
还需要说明的是，本实施例中，先形成所述第一缓冲掺杂离子区(图未示)，再形成所述第二缓冲掺杂离子区(图未示)。在另一实施例中，还可以先形成第二缓冲掺杂离子区，再形成第一缓冲掺杂离子区。在其他实施例中，当所述第一区域和第二区域的基底用于形成相同类型器件时，所述第一缓冲掺杂离子区和第二缓冲掺杂离子区还可以在同一道离子掺杂工艺中形成。
参考图5，去除所述第二深度H2区域和第三深度H3区域的部分基底200(如图4所示)，露出所述第一深度H1区域的基底200，形成衬底300以及凸出于所述衬底300上的鳍部(未标示)。
所述衬底300为后续形成器件提供工艺平台。本实施例中，所述基底200包括第一区域Ⅰ和第二区域Ⅱ，相应的，所述衬底300包括第一区域Ⅰ和第二区域Ⅱ，凸出于所述第一区域Ⅰ衬底300的鳍部为第一鳍部310，凸出于所述第二区域Ⅱ衬底300的鳍部为第二鳍部320。
本实施例中，所述第一区域Ⅰ的衬底300用于形成N型器件，所述第二区域Ⅱ的衬底300用于形成P型器件。
本实施例中，所述衬底300为硅衬底，所述第一鳍部310和第二鳍部320的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部和第二鳍部的材料还可以包括锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底300和鳍部的步骤包括：在所述基底200(如图4所示)上形成图形化的硬掩膜层400；以所述硬掩模层400为掩膜，刻蚀所述基底200，形成多个分立的凸起；所述凸起为鳍部，衬底300位于所述鳍部下方。
本实施例中，所述硬掩膜层400的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层400表面能够作为平坦化工艺的停止位置，且所述硬掩膜层400还能够起到保护所述第一鳍部310顶部和第二鳍部320顶部的作用。
继续参考图5，需要说明的是，所述制造方法还包括：形成所述衬底300和鳍部之后，在所述第一鳍部310和第二鳍部320的侧壁表面形成衬垫氧化层301，用于修复所述第一鳍部310和第二鳍部320。
本实施例中，通过氧化处理形成所述衬垫氧化层301。
在氧化处理过程中，由于所述第一鳍部310和第二鳍部320凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层301之后，不仅所述第一鳍部310和第二鳍部320表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部310和第二鳍部320的表面光滑，晶格质量得到改善，避免所述第一鳍部310和第二鳍部320顶角尖端放电问题，有利于改善鳍式场效应管的性能。
本实施例中，所述衬垫氧化层301还位于所述衬底300表面，所述衬垫氧化层301的材料为氧化硅。
参考图6，在所述鳍部之间的衬底300上形成隔离结构302，所述隔离结构302的厚度与所述第二深度H2区域(如图5所示)的深度相等，露出于所述隔离结构302的鳍部作为鳍部第一区域(未标示)，未露出的鳍部作为鳍部第二区域(未标示)。
本实施例中，所述鳍部包括凸出于所述第一区域Ⅰ衬底300上的第一鳍部310，以及凸出于所述第二区域Ⅱ衬底300上的第二鳍部320。相应的，露出于所述隔离结构302的第一鳍部310为第一鳍部第一区域311，未露出的第一鳍部310作为第一鳍部第二区域312；露出于所述隔离结构302的第二鳍部320为第二鳍部第一区域321，未露出的第二鳍部320作为第二鳍部第二区域322。
所述隔离结构302作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用。本实施例中，所述隔离结构302的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，本实施例中，所述隔离结构302是浅沟槽隔离层，但不限于浅沟槽隔离层。
具体地，形成所述隔离结构302的步骤包括：在所述衬垫氧化层301上形成前驱隔离膜，所述前驱隔离膜的顶部高于所述硬掩膜层400(如图5所示)顶部；对所述前驱隔离膜进行第一退火工艺，将所述前驱隔离膜转化为隔离膜；研磨去除高于所述硬掩膜层400顶部的隔离膜；去除部分厚度的隔离膜以形成隔离结构302；去除所述硬掩膜层400。
为了提高形成所述隔离膜的工艺的填孔(gap-filling)能力，本实施例中，采用流动性化学气相沉积工艺(FCVD，Flowable CVD)形成所述前驱隔离膜。在另一实施例中，还可以采用高纵宽比化学气相沉积工艺(HARP CVD)形成所述前驱隔离膜。
需要说明的是，所述第一退火工艺还用于促进所述缓冲掺杂离子区的掺杂离子发生纵向扩散。具体地，所述纵向扩散使所述缓冲掺杂离子区的掺杂离子向沟道区发生扩散，即沿所述第二深度H2区域鳍部指向所述第三深度H3区域(如图5所示)鳍部的方向上，发生纵向扩散；也就说，通过所述第一退火工艺，使所述缓冲掺杂离子更靠近器件沟道区，从而避免所述缓冲掺杂离子区过于靠近所述衬底300，进而使所述缓冲掺杂离子区和后续形成的防穿通掺杂离子区之间具有更好的浓度梯度。
相应的，所述第一退火工艺的工艺参数包括：退火温度为950摄氏度至1100摄氏度，压强为一个标准大气压，反应气体为氮气，氮气的气体流量为15sccm至60sccm。
还需要说明的是，在去除部分厚度的隔离膜的同时中还去除第一鳍部第一区域311和第二鳍部第一区域321上的衬垫氧化层301。
结合参考图7和图8，对所述鳍部第二区域(未标示)进行防穿通离子掺杂工艺，形成位于所述缓冲掺杂离子区(图未示)上的防穿通掺杂离子区(图未示)，其中，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度。
本实施例中，所述防穿通离子掺杂工艺注入的离子剂量大于所述缓冲离子掺杂工艺注入的离子剂量，从而使所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度。
所述防穿通离子掺杂工艺注入的离子能量小于所述缓冲离子掺杂工艺注入的离子能量，从而使所述防穿通掺杂离子区形成于所述缓冲掺杂离子区上方。
所述防穿通掺杂离子区用于防止后续形成的源漏掺杂区之间发生穿通。所述防穿通掺杂离子区的离子类型与形成的器件类型相反，也就是说，所述防穿通掺杂离子区的离子类型与后续形成的源漏掺杂区的离子类型相反。例如，本实施例中，所述第一区域Ⅰ的衬底300用于形成N型器件，所述第二区域Ⅱ的衬底300用于形成P型器件，相应的，所述第一区域Ⅰ的防穿通掺杂离子区的离子类型为P型离子，所述第二区域Ⅱ的防穿通掺杂离子区的离子类型为N型离子。
本实施例中，采用横向扩散的离子掺杂方式，形成所述防穿通掺杂离子区。结合参考图7和图8，虚线箭头表示：掺杂离子被注入进所述隔离结构302后，再横向扩散进所述鳍部第二区域内，从而避免向所述鳍部第二区域注入所述掺杂离子。
具体地，对所述鳍部第二区域(未标示)进行防穿通离子掺杂工艺的步骤包括：
如图7所示，在所述第二区域Ⅱ的衬底300上形成第三图形层501；以所述第三图形层501为掩膜，对所述第一鳍部第二区域312进行第一防穿通离子掺杂工艺510，形成第一防穿通掺杂离子区(图未示)；去除所述第三图形层501；如图8所示，在所述第一区域Ⅰ的衬底300上形成第四图形层502；以所述第四图形层502为掩膜，对所述第二鳍部第二区域322进行第二防穿通离子掺杂工艺520，形成第二防穿通掺杂离子区(图未示)；去除所述第四图形层502。
本实施例中，所述第三图形层501和第四图形层502的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第三图形层501和第四图形层502。
所述第一防穿通掺杂离子区的离子包括硼离子或铟离子，所述第二防穿通掺杂离子区的离子包括磷离子、砷离子或锑离子。
本实施例中，所述第一防穿通离子掺杂工艺510的参数包括：注入的离子能量为5Kev至20Kev，注入的离子剂量为5E12原子每平方厘米至1E14原子每平方厘米，注入角度为0度至15度。
本实施例中，所述第二防穿通离子掺杂工艺520的参数包括：注入的离子能量为20Kev至80Kev，注入的离子剂量为5E12原子每平方厘米至8E13原子每平方厘米，注入角度为0度至15度。
需要说明的是，本实施例中，先形成所述第一防穿通掺杂离子区，再形成所述第二防穿通掺杂离子区。在另一实施例中，还可以先形成第二防穿通掺杂离子区，再形成第一防穿通掺杂离子区。在其他实施例中，当所述第一区域和第二区域的衬底用于形成相同类型器件时，所述第一防穿通掺杂离子区和第二防穿通掺杂离子区还可以在同一道离子掺杂工艺中形成。
参考图9，形成横跨所述鳍部(未标示)表面的栅极结构303，所述栅极结构303覆盖所述鳍部第一区域(未标示)的部分顶部和侧壁。
本实施例中，所述栅极结构303为伪栅结构，所述栅极结构303为后续形成金属栅极结构占据空间位置。
所述栅极结构303为单层结构或叠层结构，所述栅极结构303包括伪栅层，或者所述栅极结构303包括伪氧化层以及位于所述伪氧化层上的伪栅层，其中，伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
在另一实施例中，所述栅极结构还能够为金属栅极结构，所述栅极结构包括栅介质层以及位于栅介质层上的栅电极层；其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
参考图10，在所述栅极结构303两侧的鳍部第一区域(未标示)内形成源漏掺杂区(图未示)，所述源漏掺杂区的离子类型与所述防穿通掺杂离子区(图未示)的离子类型相反，且所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。
本实施例中，通过重掺杂工艺形成所述源漏掺杂区；所述重掺杂工艺注入的离子剂量大于所述防穿通离子掺杂工艺注入的离子剂量，从而使所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。
具体地，在所述栅极结构303两侧的鳍部第一区域内形成源漏掺杂区的步骤包括：在所述栅极结构303两侧的鳍部第一区域内形成应力层(未标示)；在所述应力层内形成源区和漏区。
本实施例中，所述第一区域Ⅰ的衬底300用于形成N型器件，所述第二区域Ⅱ的衬底300用于形成P型器件。相应的，所述源漏掺杂区包括位于所述第一鳍部第一区域311内的第一区域源漏掺杂区(图未示)，以及位于所述第二鳍部第一区域321内的第二区域源漏掺杂区(图未示)，且所述第一区域源漏掺杂区的离子类型为N型离子，所述第二区域源漏掺杂区的离子类型为P型离子。
具体地，形成所述第一区域源漏掺杂区的步骤包括：在所述栅极结构303两侧的第一鳍部第一区域311内形成第一区域应力层313；在所述第一区域应力层313内形成第一区域源区和漏区；
形成所述第二区域源漏掺杂区的步骤包括：在所述栅极结构303两侧的第二鳍部第一区域321内形成第二区域应力层323；在所述第二区域应力层323内形成第二区域源区和漏区。
本实施例中，所述第一区域应力层313的材料为SiP。在其他实施例中，所述第一区域应力层的材料还可以为SiCP或SiC。所述第一区域应力层313垂直于所述衬底300表面方向的剖面形状为U形。所述第一区域应力层313用于引入Si和SiP之间晶格失配形成的拉应力，能够向所述第一区域Ⅰ的沟道区施加拉应力作用，以提高NMOS器件的电子迁移率，进而提高NMOS器件的电学性能。
本实施例中，所述第二区域应力层323的材料为SiGeB。在其他实施例中，所述第二区域应力层的材料还可以为SiGe。所述第二区域应力层323垂直于所述衬底300表面方向的剖面形状为Sigma形。所述第二区域应力层323用于引入Si和SiGeB之间晶格失配形成的压应力，能够向所述第二区域Ⅱ的沟道区施加压应力作用，以提高PMOS器件的空穴迁移率，进而提高PMOS器件的电学性能。
需要说明的是，所述制造方法还包括：形成所述源漏掺杂区后，进行第二退火工艺。
在进行所述第二退火工艺之后，所述第一区域源漏掺杂区和第二区域源漏掺杂区内的掺杂离子被激活，并且所述第二退火工艺还能够修复所述第一区域源漏掺杂区以及第二区域源漏掺杂区内的晶格损伤。
需要说明的是，所述第二退火工艺还可以促进所述防穿通掺杂离子沿平行于所述衬底300的方向，横向扩散进所述鳍部第二区域(未标示)内。
相应地，本实施例中，所述第二退火工艺为尖峰退火工艺。具体地，所述尖峰退火工艺的工艺参数包括：退火温度为800摄氏度至1000摄氏度，压强为一个标准大气压。
在其他实施例中，还可以采用激光退火或快速热退火工艺进行所述第二退火工艺。
需要说明的是，本实施例中，以第一区域Ⅰ的基底200用于形成N型器件，第二区域Ⅱ的基底200用于形成P型器件为例进行说明。
在另一实施例中，所述第一区域的基底用于形成P型器件，所述第二区域的基底用于形成N型器件。相应的，所述第一区域源漏掺杂区的离子类型为P型离子，所述第二区域源漏掺杂区的离子类型为N型离子；所述第一缓冲掺杂离子区的离子类型为N型离子，所述第二缓冲掺杂离子区的离子类型为P型离子；所述第一防穿通掺杂离子区的离子类型为N型离子，所述第二防穿通掺杂离子区的离子类型为P型离子。
在又一实施例中，所述第一区域和第二区域的基底均用于形成N型器件。相应的，所述第一区域源漏掺杂区和第二区域源漏掺杂区的离子类型均为N型离子；所述第一缓冲掺杂离子区和第二缓冲掺杂离子区的离子类型均为P型离子；所述第一防穿通掺杂离子区和第二防穿通掺杂离子区的离子类型均为P型离子。
在其他实施例中，所述第一区域和第二区域的基底均用于形成P型器件。相应的，所述第一区域源漏掺杂区和第二区域源漏掺杂区的离子类型均为P型离子；所述第一缓冲掺杂离子区和第二缓冲掺杂离子区的离子类型均为N型离子；所述第一防穿通掺杂离子区和第二防穿通掺杂离子区的离子类型均为N型离子。
本实施例在第二深度H2区域基底200(如图4所示)内形成缓冲掺杂离子区(图未示)，然后在所述鳍部第二区域内的缓冲掺杂离子区上方形成防穿通掺杂离子区(图未示)，其中，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度。通过使所述防穿通掺杂离子区的离子浓度介于所述源漏掺杂区(图未示)和所述缓冲掺杂离子区之间，从而使所述源漏掺杂区、防穿通掺杂离子区、缓冲掺杂离子区至所述衬底300(如图10所示)的离子浓度呈递减趋势，即降低了所述源漏掺杂区至所述衬底300之间的浓度梯度，使所述源漏掺杂区与衬底300之间形成缓变结，由于缓变结的漏电流较小，进而可以降低器件源漏掺杂区与衬底300之间的结漏电流，优化半导体器件的电学性能。
继续参考图10，本发明还提供一种半导体结构，包括：
衬底300；
鳍部(未标示)，凸出于所述衬底300上；
隔离结构302，位于所述鳍部之间的衬底300上，其中露出于所述隔离结构302的鳍部作为鳍部第一区域(未标示)，未露出的鳍部作为鳍部第二区域(未标示)；
栅极结构303，横跨所述鳍部表面，且覆盖所述鳍部第一区域的部分顶部和侧壁；
缓冲掺杂离子区(图未示)，位于所述鳍部第二区域内；
防穿通掺杂离子区(图未示)，位于所述鳍部第二区域内的缓冲掺杂离子区上方，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度；
源漏掺杂区，位于所述栅极结构303两侧的鳍部第一区域内，所述源漏掺杂区的离子类型与所述防穿通掺杂离子区的离子类型相反，且所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。
本实施例中，所述衬底300包括第一区域Ⅰ和第二区域Ⅱ，凸出于所述第一区域Ⅰ衬底300的鳍部为第一鳍部310，凸出于所述第二区域Ⅱ衬底300的鳍部为第二鳍部320；其中，露出于所述隔离结构302的第一鳍部310为第一鳍部第一区域311，未露出的第一鳍部310作为第一鳍部第二区域312；露出于所述隔离结构302的第二鳍部320为第二鳍部第一区域321，未露出的第二鳍部320作为第二鳍部第二区域322。
相应的，所述缓冲掺杂离子区包括位于所述第一鳍部第二区域312内的第一缓冲掺杂离子区(图未示)，以及位于所述第二鳍部第二区域322内的第二缓冲掺杂离子区；所述防穿通掺杂离子区包括位于所述第一鳍部第二区域311内第一缓冲掺杂离子区上方的第一防穿通掺杂离子区(图未示)，以及位于所述第二鳍部第二区域322内第二缓冲掺杂离子区上方的第二防穿通掺杂离子区(图未示)；所述源漏掺杂区包括位于所述第一鳍部第一区域311内的第一区域源漏掺杂区(图未示)，以及位于所述第二鳍部第一区域321内的第二区域源漏掺杂区(图未示)。
所述缓冲掺杂离子区的离子类型与所述半导体结构的器件类型相反，所述防穿通掺杂离子区的离子类型与所述半导体结构的器件类型相反；也就是说，所述缓冲掺杂离子区的离子类型与所述源漏掺杂区的离子类型相反，所述防穿通掺杂离子区的离子类型与所述源漏掺杂区的离子类型相反。
例如，本实施例中，所述第一区域Ⅰ的器件为N型器件，所述第二区域Ⅱ的器件为P型器件。相应的，所述第一区域源漏掺杂区的离子类型为N型离子，所述第二区域源漏掺杂区的离子类型为P型离子；所述第一缓冲掺杂离子区的离子类型为P型离子，所述第二缓冲掺杂离子区的离子类型为N型离子；所述第一防穿通掺杂离子区的离子类型为P型离子，所述第二防穿通掺杂离子区的离子类型为N型离子.
具体地，所述第一缓冲掺杂离子区和第一防穿通掺杂离子区的离子包括硼离子或铟离子。所述第二缓冲掺杂离子区和第二防穿通掺杂离子区的离子包括磷离子、砷离子或锑离子。
需要说明的是，为了使所述源漏掺杂区、防穿通区、缓冲掺杂离子区与衬底300之间具有较小的浓度梯度，所述掺杂离子的浓度不宜过大，也不宜过小。为此，本实施例中，所述第一缓冲掺杂离子区的离子浓度为1E12原子每立方厘米至2E14原子每立方厘米；所述第二缓冲掺杂离子区的离子浓度为1E12原子每立方厘米至2E14原子每立方厘米。
本实施例中，所述第一防穿通掺杂离子区的离子浓度为5E12原子每立方厘米至1E14原子每立方厘米；第二防穿通掺杂离子区的离子浓度为5E12原子每立方厘米至8E13原子每立方厘米。
本实施例中，所述半导体结构还包括位于所述栅极结构303两侧的鳍部第一区域内的应力层(未标示)；其中，所述源漏掺杂区位于所述应力层内。
具体地，所述应力层包括：位于所述栅极结构303两侧的第一鳍部第一区域311内的第一区域应力层313，位于所述栅极结构303两侧的第二鳍部第一区域321内的第二区域应力层323。其中，所述第一区域源漏掺杂区位于所述第一区域应力层313内，所述第二区域源漏掺杂区位于所述第二区域应力层323内。
所述第一区域Ⅰ的器件为N型器件；相应的，所述第一区域应力层313的材料可以为SiP、SiCP或SiC。本实施例中，所述第一区域应力层313的材料为SiP，所述第一区域应力层313垂直于所述衬底300表面方向的剖面形状为U形。所述第一区域应力层313用于引入Si和SiP之间晶格失配形成的拉应力，能够向所述第一区域Ⅰ的沟道区施加拉应力作用，以提高NMOS器件的电子迁移率，进而提高NMOS器件的电学性能。
所述第二区域Ⅱ的器件为P型器件；相应的，所述第二区域应力层323的材料可以为SiGe或SiGeB。本实施例中，所述第二区域应力层323的材料为SiGeB，所述第二区域应力层323垂直于所述衬底300表面方向的剖面形状为Sigma形。所述第二区域应力层323用于引入Si和SiGeB之间晶格失配形成的压应力，能够向所述第二区域Ⅱ的沟道区施加压应力作用，以提高PMOS器件的空穴迁移率，进而提高PMOS器件的电学性能。
需要说明的是，本实施例中，以所述第一区域Ⅰ的器件为N型器件，所述第二区域Ⅱ的器件为P型器件为例进行说明。
在另一实施例中，所述第一区域的器件为P型器件，所述第二区域的器件为N型器件。相应的，所述第一区域源漏掺杂区的离子类型为P型离子，所述第二区域源漏掺杂区的离子类型为N型离子；所述第一缓冲掺杂离子区的离子类型为N型离子，所述第二缓冲掺杂离子区的离子类型为P型离子；所述第一防穿通掺杂离子区的离子类型为N型离子，所述第二防穿通掺杂离子区的离子类型为P型离子。
在又一实施例中，所述第一区域和第二区域的器件均为N型器件。相应的，所述第一区域源漏掺杂区和第二区域源漏掺杂区的离子类型均为N型离子；所述第一缓冲掺杂离子区和第二缓冲掺杂离子区的离子类型均为P型离子；所述第一防穿通掺杂离子区和第二防穿通掺杂离子区的离子类型均为P型离子。
在其他实施例中，所述第一区域和第二区域的器件均为P型器件。相应的，所述第一区域源漏掺杂区和第二区域源漏掺杂区的离子类型均为P型离子；所述第一缓冲掺杂离子区和第二缓冲掺杂离子区的离子类型均为N型离子；所述第一防穿通掺杂离子区和第二防穿通掺杂离子区的离子类型均为N型离子。
所述防穿通掺杂离子区(图未示)的离子浓度介于所述源漏掺杂区(图未示)和所述缓冲掺杂离子区(图未示)之间，从而使所述源漏掺杂区、防穿通掺杂离子区、缓冲掺杂离子区至所述衬底300的离子浓度呈递减趋势，即降低了所述源漏掺杂区至所述衬底300之间的浓度梯度，使所述源漏掺杂区与衬底300之间形成缓变结，由于缓变结的漏电流较小，进而可以降低器件源漏掺杂区与衬底300之间的结漏电流，优化半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底自下至上依次包括第一深度区域、第二深度区域和第三深度区域；
对所述第二深度区域基底进行缓冲离子掺杂工艺，形成缓冲掺杂离子区；
去除所述第二深度区域和第三深度区域的部分基底，露出所述第一深度区域的基底，形成衬底以及凸出于所述衬底上的鳍部；
在所述鳍部之间的衬底上形成隔离结构，所述隔离结构的厚度与所述第二深度区域的深度相等，露出于所述隔离结构的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；
对所述鳍部第二区域进行防穿通离子掺杂工艺，形成位于所述缓冲掺杂离子区上的防穿通掺杂离子区，其中，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度；
形成横跨所述鳍部表面的栅极结构，所述栅极结构覆盖所述鳍部第一区域的部分顶部和侧壁；
在所述栅极结构两侧的鳍部第一区域内形成源漏掺杂区，所述源漏掺杂区的离子类型与所述防穿通掺杂离子区的离子类型相反，且所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述半导体结构为P型结构，所述源漏掺杂区的离子类型为P型离子，所述防穿通掺杂离子区的离子类型为N型离子，所述缓冲掺杂离子区的离子类型为N型离子；
或者，所述半导体结构为N型结构，所述源漏掺杂区的离子类型为N型离子，所述防穿通掺杂离子区的离子类型为P型离子，所述缓冲掺杂离子区的离子类型为P型离子。
3.如权利要求2所述的半导体结构的制造方法，其特征在于，所述防穿通掺杂离子区的离子类型为N型离子，所述缓冲掺杂离子区的离子类型为N型离子，所述N型离子包括磷离子、砷离子或锑离子；
或者，所述防穿通掺杂离子区的离子类型为P型离子，所述缓冲掺杂离子区的离子类型为P型离子，所述p型离子包括硼离子或铟离子。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述防穿通离子掺杂工艺注入的离子剂量大于所述缓冲离子掺杂工艺注入的离子剂量；
所述防穿通离子掺杂工艺注入的离子能量小于所述缓冲离子掺杂工艺注入的离子能量。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述缓冲掺杂离子区的离子类型为N型离子，所述缓冲离子掺杂工艺的参数包括：注入的离子能量为30ev至120Kev，注入的离子剂量为1E12原子每平方厘米至2E14原子每平方厘米，注入角度为0度至15度；
或者，所述缓冲掺杂离子区的离子类型为P型离子，所述缓冲离子掺杂工艺的参数包括：注入的离子能量为10Kev至50Kev，注入的离子剂量为1E12原子每平方厘米至2E14原子每平方厘米，注入角度为0度至15度。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，所述防穿通掺杂离子区的离子类型为N型离子，所述防穿通离子掺杂工艺的参数包括：
注入的离子能量为20Kev至80Kev，注入的离子剂量为5E12原子每平方厘米至8E13原子每平方厘米，注入角度为0度至15度；
或者，所述防穿通掺杂离子区的离子类型为P型离子，所述防穿通离子掺杂工艺的参数包括：注入的离子能量为5Kev至20Kev，注入的离子剂量为5E12原子每平方厘米至1E14原子每平方厘米，注入角度为0度至15度。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，采用横向扩散的离子掺杂方式，形成所述防穿通掺杂离子区。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述鳍部之间的衬底上形成隔离结构的步骤包括：在所述鳍部之间的衬底上形成前驱隔离膜，所述前驱隔离膜的顶部高于所述鳍部顶部；
对所述前驱隔离膜进行第一退火工艺，将所述前驱隔离膜转化为隔离膜；
研磨去除高于所述鳍部顶部的隔离膜；
去除部分厚度的隔离膜以形成隔离结构。
9.如权利要求8所述的半导体结构的制造方法，其特征在于，所述第一退火工艺的工艺参数包括：退火温度为950摄氏度至1100摄氏度，压强为一个标准大气压，反应气体为氮气，氮气的气体流量为15sccm至60sccm。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，采用重掺杂工艺形成所述源漏掺杂区；
所述重掺杂工艺注入的离子剂量大于所述防穿通离子掺杂工艺注入的离子剂量。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述栅极结构两侧的鳍部第一区域内形成源漏掺杂区的步骤包括：在所述栅极结构两侧的鳍部第一区域内形成应力层；
在所述应力层内形成源区和漏区。
12.如权利要求1所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：形成所述源漏掺杂区后，进行第二退火工艺。
13.如权利要求12所述的半导体结构的制造方法，其特征在于，所述第二退火工艺为激光退火、尖峰退火或快速热退火工艺。
14.如权利要求13所述的半导体结构的制造方法，其特征在于，所述第二退火工艺为尖峰退火工艺；
所述第二退火工艺的工艺参数包括：退火温度为800摄氏度至1000摄氏度，压强为一个标准大气压。
15.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸出于所述衬底上；
隔离结构，位于所述鳍部之间的衬底上，其中露出于所述隔离结构的鳍部作为鳍部第一区域，未露出的鳍部作为鳍部第二区域；
栅极结构，横跨所述鳍部表面，且覆盖所述鳍部第一区域的部分顶部和侧壁；
缓冲掺杂离子区，位于所述鳍部第二区域内；
防穿通掺杂离子区，位于所述鳍部第二区域内的缓冲掺杂离子区上方，所述防穿通掺杂离子区的离子类型与所述缓冲掺杂离子区的离子类型相同，且所述防穿通掺杂离子区的离子浓度大于所述缓冲掺杂离子区的离子浓度；
源漏掺杂区，位于所述栅极结构两侧的鳍部第一区域内，所述源漏掺杂区的离子类型与所述防穿通掺杂离子区的离子类型相反，且所述源漏掺杂区的离子浓度大于所述防穿通掺杂离子区的离子浓度。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构为P型结构，所述源漏掺杂区的离子类型为P型离子，所述防穿通掺杂离子区的离子类型为N型离子，所述缓冲掺杂离子区的离子类型为N型离子；
或者，所述半导体结构为N型结构，所述源漏掺杂区的离子类型为N型离子，所述防穿通掺杂离子区的离子类型为P型离子，所述缓冲掺杂离子区的离子类型为P型离子。
17.如权利要求16所述的半导体结构，其特征在于，所述防穿通掺杂离子区的离子类型为N型离子，所述缓冲掺杂离子区的离子类型为N型离子，所述N型离子包括磷离子、砷离子或锑离子；
或者，所述防穿通掺杂离子区的离子类型为P型离子，所述缓冲掺杂离子区的离子类型为P型离子，所述p型离子包括硼离子或铟离子。
18.如权利要求15所述的半导体结构，其特征在于，所述缓冲掺杂离子区的离子类型为N型离子，掺杂离子的浓度为1E12原子每立方厘米至2E14原子每立方厘米；
或者，所述缓冲掺杂离子区的离子类型为P型离子，掺杂离子的浓度为1E12原子每立方厘米至2E14原子每立方厘米。
19.如权利要求15所述的半导体结构，其特征在于，所述防穿通掺杂离子区的离子类型为N型离子，掺杂离子的浓度为5E12原子每立方厘米至8E13原子每立方厘米；
或者，所述防穿通掺杂离子区的离子类型为P型离子，掺杂离子的浓度为5E12原子每立方厘米至1E14原子每立方厘米。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863725A (zh) * 2019-04-29 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070004107A1 (en) * 2003-06-20 2007-01-04 Samsung Electroncis Co., Ltd. Methods for fabricating integrated circuit field effect transistors including channel-containing fin having regions of high and low doping concentrations
CN103855011A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 FinFET及其制造方法
US20140159126A1 (en) * 2012-12-12 2014-06-12 Globalfoundries Inc. Methods of forming a finfet semiconductor device with undoped fins
CN103928335A (zh) * 2013-01-15 2014-07-16 中国科学院微电子研究所 半导体器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070004107A1 (en) * 2003-06-20 2007-01-04 Samsung Electroncis Co., Ltd. Methods for fabricating integrated circuit field effect transistors including channel-containing fin having regions of high and low doping concentrations
CN103855011A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 FinFET及其制造方法
US20140159126A1 (en) * 2012-12-12 2014-06-12 Globalfoundries Inc. Methods of forming a finfet semiconductor device with undoped fins
CN103928335A (zh) * 2013-01-15 2014-07-16 中国科学院微电子研究所 半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863725A (zh) * 2019-04-29 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111863725B (zh) * 2019-04-29 2023-09-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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