CN107425066B - 具有低阈值电压的finfet变容器及其制造方法 - Google Patents

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Abstract

本发明的实施例公开了一种具有低阈值电压的FinFET变容器及其制造方法。本发明公开的方法包括提供位于衬底上方且具有沟道区、源极区和漏极区的半导体层。该方法包括在半导体层中形成阱以具有第一掺杂剂、以及将第二掺杂剂注入到阱中。第一掺杂剂和第二掺杂剂为相反的掺杂类型。阱的第一部分具有的第二掺杂剂的浓度高于第一掺杂剂的浓度。阱的位于第一部分下面的第二部分具有的第一掺杂剂的浓度高于第二掺杂剂的浓度。该方法还包括在沟道区上方形成栅极堆叠件、以及在源极区和漏极区中形成源极部件和漏极部件。阱的第一部分电连接源极部件和漏极部件。

Description

具有低阈值电压的FINFET变容器及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及变容器及其制造方法。
背景技术
MOS(金属氧化物半导体)变容器(varactor)是电容会随着施加电压而变化的半导体器件。变容器通常用作诸如压控振荡器(VCO)、参数放大器、移相器、锁相环路(PLL)的电路和其他可调电路中的调谐元件。例如，通过改变施加给变容器的电压，可调节相关VCO的工作频率。可调谐性、线性和品质因数是MOS变容器的重要特征。
随着半导体工业力求更高的器件密度、更高的性能和较低的功率，已经出现了包括MOS变容器制造和设计的问题，特别是在诸如16纳米(nm)或更小的先进工艺节点中的FinFET变容器。例如，人们已经发现，FinFET变容器有时不会为超低功率电路提供良好的可调谐性和线性。例如，FinFET变容器的线性调谐区可集中于大于0伏的栅极电压(Vg)(诸如0.3V)，并且在Vg摆动至近0V时可变得几乎不可调谐。这就意味着VCO电路需要提供近0.3V的Vg偏置，而为了实现电路中的超低功耗，理想的Vg偏置近0V。因此，需要在FinFET变容器的设计和制造方面有所改良。
发明内容
根据本发明的一个方面，提供了一种形成半导体器件的方法，所述方法包括：提供具有位于衬底上方的半导体层的前体，所述半导体层具有沟道区和位于所述沟道区的相对两侧上的源极区和漏极区；在所述半导体层中形成阱，所述阱具有第一掺杂剂；将第二掺杂剂注入到所述阱中，所述第二掺杂剂和所述第一掺杂剂具有相反的掺杂类型，所述阱的第一部分具有的所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度，所述阱的位于所述第一部分下面的第二部分具有的所述第一掺杂剂的浓度高于所述第二掺杂剂的浓度；在所述沟道区上方形成栅极堆叠件；以及在所述源极区和所述漏极区中形成源极部件和漏极部件，其中，所述阱的所述第一部分电连接所述源极部件和所述漏极部件。
根据本发明的另一个方面，提供了一种形成FinFET器件的方法，所述方法包括：提供具有衬底、位于所述衬底上方的隔离部件以及突出于所述衬底且穿过所述隔离部件的鳍件的前体，所述鳍件具有沟道区和位于所述沟道区的相对两侧上的源极区和漏极区；将第一掺杂剂注入所述鳍件中，从而在所述鳍件中形成阱；形成覆盖所述前体的区域并且至少使所述鳍件的所述沟道区未被覆盖的掩模；通过所述掩模将第二掺杂剂注入所述阱中，其中，所述第二掺杂剂和所述第一掺杂剂是相反的掺杂类型，从而导致所述阱的第一部分具有的所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度并且所述阱的位于所述第一部分下面的第二部分具有的所述第二掺杂剂的浓度低于所述第一掺杂剂的浓度；在所述鳍件的所述沟道区上方形成第一栅极堆叠件；在所述鳍件的所述源极区和所述漏极区中形成源极部件和漏极部件，其中，所述阱的所述第一部分导电连接所述源极部件和所述漏极部件；以及用高k/金属栅极堆叠件代替所述第一栅极堆叠件。
根据本发明的又一个方面，提供了一种FinFET变容器，包括：衬底；半导体鳍件，位于所述衬底上方；以及栅极堆叠件，接合所述半导体鳍件，其中，所述半导体鳍件包括：阱，掺杂有第一掺杂剂；沟道区，位于所述栅极堆叠件下面；和源极区和漏极区，限制在所述阱内且位于所述沟道区的相对两侧上，所述源极区和所述漏极区掺杂有第二掺杂剂，其中，所述阱的位于所述栅极堆叠件下面的第一部分掺杂有第三掺杂剂且具有的所述第三掺杂剂的浓度高于所述第一掺杂剂的浓度，其中，所述第一掺杂剂是第一掺杂类型，并且所述第二掺杂剂和所述第三掺杂剂是与所述第一掺杂类型相反的第二掺杂类型。
附图说明
当结合附图进行阅读时，通过下列详细的描述，可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的数量和尺寸。
图1示出了根据本发明的各个方面构造的具有MOS变容器的VCO电路。
图2示出了根据本发明的一些方面的FinFET变容器。
图3A和图3B示出了根据一些实施例的图2的FinFET变容器的部分示意图。
图4示出了一种根据本发明的各个方面的形成具有FinFET变容器的器件的方法的流程图。
图5A、5B、图6A、6B、图7、图8A、8B、图9A、9B、图10A、10B、图11A、11B、图12A、图12B和图13A、13B是根据一些实施例的根据图4的方法形成FinFET器件的截面图或顶视图。
具体实施方式
下列发明提供了多种不同实施例或实例，用于实现所供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易的描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
本发明通常涉及MOS变容器，并且更具体地涉及具有低阈值电压(Vt)的FinFET变容器及其制造方法。非常期望将具有低Vt(诸如近0V的Vt)的FinFET变容器用于超低功率应用中。例如，FinFET变容器可用于当今的诸如使用者需求超低功耗的智能手机和平板电脑的移动设备中。然而，所提供的主题可应用于其他类型的变容器中，诸如由平面型晶体管而非FinFET形成的变容器以及由除了FinFET以外的其他类型的多栅极晶体管形成的变容器。
图1示出了可得益于本发明的一些方面的VCO电路(或设计)100。参照图1，VCO 100包括用于调谐VCO 100的工作频率的FinFET变容器C2。根据本发明的一个实施例构造出FinFET变容器C2，下文中将对其进行详细地描述。VCO 100还包括PMOSFET(p型MOS场效应晶体管)PM1和PM2、NMOSFET(n型MOSFET)NM1和NM2、另一个电容器C1、电感器L1、连接至VDD(正电源)和GND(接地)的终端、以及各种输出终端Vtune、Voutn和Voutp。图1还示出了在某种工作条件下的FinFET变容器C2的C-V曲线。FinFET变容器C2的近似线性调谐范围104集中在处于或接近0V的Vg，诸如在0至0.1V的范围内。这就意味着施加给FinFET变容器C2的偏电压可设置为0V或接近0V，这样大大地降低了VCO电路100的功耗。
图2示出了根据本发明的各个方面的FinFET变容器200(诸如图1的FinFET变容器C2)的部分立体图。参照图2，FinFET变容器200包括衬底202、隔离部件206和突出于衬底202且穿过隔离部件206的鳍件204。FinFET变容器200还包括具有栅极介电层212和栅电极210的栅极堆叠件208。栅电极210可包括一个或多个层，诸如功函金属层、金属阻挡层、金属填充层等。功函金属层可以是p型或n型功函数层。p型功函数层包括具有足够大有效功函数的金属，选自但不限于由氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或它们的组合构成的组。n型功函数层包括具有足够小地有效功函的金属，选自但不限于由钛(Ti)、铝(Al)、碳化钽(TaC)、氮碳化钽(tantalum carbide nitride，TaCN)、氮化硅钽(TaSiN)或它们的组合构成的组。金属填充层可包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他适合的材料。
栅极介电层212可包括高k介电材料，诸如氧化铪(HfO2)、氧化锆(ZrO2)，氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其他适合的金属氧化物或它们的组合。FinFET变容器200还可包括在鳍件204和栅极介电层212之间的界面层，该界面层可包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料。
仍参照图2，鳍件204包括位于栅极堆叠件208下面的沟道区(未示出)以及位于沟道区的相对两侧的源极和漏极(S/D)区216。栅极堆叠件208在沟道区中与鳍件204接合且位于鳍件204的三侧上。在S/D区216中，FinFET变容器200还可包括S/D部件，诸如轻掺杂S/D部件、重掺杂S/D部件、硅化物部件和凸起的S/D部件。在下列讨论中，除非另有其他说明，否则可交换使用S/D区和S/D部件。如图2所示，FinFET变容器200的S/D区216连接至共用S/D终端以及栅极堆叠件208连接至G(栅极)终端，从而形成双终端电容器。S/D终端和G终端对应于图1中的C2的两个终端。在一些应用中，FinFET变容器200以反转模式进行工作，即，FinFET变容器200在其电容随着Vg(横跨G终端和S/D终端的电压)增加而增大的范围内进行工作，如图1的C-V曲线102的右侧部分的示例性示出。
衬底202可包括：硅或诸如锗的另一个元素半导体；碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的复合半导体；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体或它们的组合。在替代实施例中，衬底202是绝缘体上硅(SOI)衬底。鳍件204可包括硅、锗、或其他半导体材料。
图3A示出了根据一个实施例的沿着图2的A-A线截取的FinFET变容器200的截面图。参照图3A，在本实施例中FinFET变容器200是NMOS(或n型)FinFET变容器。鳍件204包括阱214，在本实施例中阱214为P阱。例如，通过将衬底202掺杂诸如硼、铟或其他材料的p型掺杂剂形成P阱214。FinFET变容器200包括位于栅极堆叠件208的两侧上的n型掺杂S/D区216。在一个实施例中，S/D区216重掺杂有诸如磷、砷或它们的组合的n型掺杂剂。FinFET变容器200还包括电连接S/D区216的n型掺杂区218。在常见的NMOS FinFET变容器中，在S/D区216之间的区未掺杂n型掺杂剂，或由阱214的p型掺杂剂占主要成分。本实施例实施反向掺杂(counter doping)技术来形成区218，这样有助于降低FinFET变容器200中的阈值电压。
图3A还示出了沿着图3A的C-C线截取的鳍件204中的n型掺杂剂和p型掺杂剂的掺杂剖面。参照图3A，曲线222和224分别示出了p型掺杂剂和n型掺杂剂的掺杂分布。鳍件204中的p型掺杂剂的掺杂水平(或掺杂浓度)在区218以下的深度达到峰值。n型掺杂剂的掺杂水平在区218中达到峰值。具体地，区218中的n型掺杂剂的掺杂水平大于p型掺杂剂的掺杂水平，这样在区218中形成n型掺杂净效(“反向掺杂”)。n型掺杂区218导致NMOS FinFET变容器200的Vt(阈值电压)降低。因此，如图1所示，FinFET变容器200的线性调谐范围向下移动(至C-V曲线的左侧)且靠近0V设定。在一个实施例中，区218可形成在沟道区的表面下方的50nm处或靠近50nm并且可具有在几纳米(nm)至几十纳米范围(诸如从2nm至10nm)内的厚度。区218的下面，p型掺杂剂占主要成分，从而形成p型掺杂净效应。在区218上面的区220中，n型掺杂剂或p型掺杂剂可占主要成分。在所示实例中，p型掺杂水平高于n型掺杂水平，从而在区220中形成p型掺杂净效应。在另一个实施例中，n型掺杂水平高于p型掺杂水平，从而在区220中形成n型掺杂净效应。此外，在图3A所示的实施例中，曲线222的峰值高于曲线224的峰值。然而，不限于这种情况。在另一个实施例中，NMOS FinFET变容器200中的曲线222的峰值可等于或低于曲线224的峰值。
图3B示出了根据另一个实施例的沿着图2的A-A线截取的FinFET变容器200的截面图。参照图3B，在本实施例中，FinFET变容器200是PMOS FinFET变容器。鳍件204包括N阱214。在一个实例中，通过将衬底202掺杂诸如磷、砷或它们的组合的n型掺杂剂形成N阱214。FinFET变容器200包括位于栅极堆叠件208的两侧上的p型掺杂S/D区216。在一个实施例中，S/D区216重掺杂有诸如硼或铟的p型掺杂剂。FinFET变容器200还包括电连接S/D区216的p型掺杂区218。在常见的PMOS FinFET变容器中，S/D区216之间的区域未掺杂有p型掺杂剂，或由阱214的n型掺杂剂占主要成分。本实施例实施反向掺杂技术来形成区218，从而有助于降低FinFET变容器200中的阈值电压。
图3B还示出了沿着图3B的C-C线截取的鳍件204中的n型掺杂剂和p型掺杂剂的掺杂分布。参照图3B，曲线222和224分别示出了p型掺杂剂和n型掺杂剂的掺杂分布。鳍件204中的n型掺杂剂的掺杂水平在区218下面的深度处达到峰值。p型掺杂剂的掺杂水平在区218中达到峰值。具体地，区218中的p型掺杂剂的掺杂水平高于n型掺杂剂的掺杂水平，这样在区218中形成p型掺杂净效应(“反向掺杂”)。p型掺杂区218降低了PMOS FinFET变容器200的Vt(阈值电压)。因此，如图1所示，FinFET变容器200的线性调谐范围移至近0V处。在一个实施例中，区218可形成在沟道区的表面下方的50nm处或靠近50nm，并且可具有在几纳米(nm)至几十纳米范围(诸如2nm至10nm)内的厚度。在区218的下面，n型掺杂剂占主要成分，从而形成n型掺杂净效应。在位于区218上方的区220中，n型掺杂剂或p型掺杂剂占主要成分。在所示实例中，n型掺杂水平高于p型掺杂水平，从而在区220中形成n型掺杂净效应。在另一个实施例中，p型掺杂水平高于n型掺杂水平，从而在区220中形成p型掺杂净效应。此外，在图3B所示的实施例中，曲线224的峰值高于曲线222的峰值。然而，不限于这种情况。在另一个实施例中，PMOS FinFET变容器200中的曲线224的峰值可等于或低于曲线222的峰值。
图4示出了根据本发明的各个方面的形成具有FinFET变容器的FinFET器件的方法400。方法400仅为一个实例，并且不旨在限制权利要求中明确描述以外的本发明。在方法400之前、期间和之后可提供附加的操作，并且对于本方法的附加的实施例，可替换、去除或调换所述的一些操作。以下将结合图5A至图13B描述方法400，其中，图5A至图13B是根据本发明的各个方面的FinFET器件200的顶视图或截面图。具体地，图5A、6A、6B、8A、9A、10A、11A、12A和13A是沿着图2的A-A线截取的FinFET器件200的截面图；图5B、8B、9B、10B、11B、12B和13B是沿着图2的B-B线截取的FinFET器件200的截面图；以及图7是FinFET器件200的顶视图。
FinFET器件200可以是在加工集成电路(IC)或其一部分的期间制造的中间部件，其可包括静态随机存储器(SRAM)和/或其他逻辑电路、诸如电阻器、电容器和电感器的无源组件、以及有源组件，诸如p型场效应晶体管(PFET)、n型FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合。
在操作402中，方法400(图4)提供器件200的前体。为了便于讨论，前体也被称为器件200。参照图5A，器件200包括衬底202、设置在衬底202上方的隔离部件206和鳍件204。鳍件204从衬底202向上延伸且突出于隔离部件206。在本实施例中衬底202是硅衬底。可选地，衬底202可包括：诸如锗的另一个元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。在另一个替代实施例中，衬底202是绝缘体上硅(SOI)。衬底202可包括埋氧层和应变部件。
在一些实施例中，使用包括光刻和蚀刻工艺的合适工艺由衬底202形成鳍件204。光刻工艺包括在衬底202上方形成光刻胶层(抗蚀层)、将抗蚀层曝光至图案、实施曝光后烘焙工艺、以及使抗蚀层显影以形成包括抗蚀层的掩模元件。然后，掩模元件用于在衬底202内蚀刻凹槽，从而在衬底202上留下鳍件204。蚀刻工艺可包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。可选地，通过在隔离部件206内蚀刻凹槽以及在凹槽中外延生长半导体材料作为鳍件204从而可形成鳍件204。
隔离部件206可包括氧化硅或其他合适的介电材料。在一个实施例中，在形成鳍件204之后通过在衬底202上方沉积一种或多种介电材料形成隔离部件206，然后通过一种或多种蚀刻工艺开槽隔离部件206。例如，通过化学汽相沉积(CVD)工艺可沉积一种或多种介电材料，以及蚀刻工艺可包括干蚀刻、湿蚀刻以及其他合适的蚀刻工艺。
在操作404中，方法400(图4)在鳍件204中形成阱214。在一个实施例中，操作404包括阱离子注入工艺，该工艺将一种或多种p型掺杂剂215(用于NMOS FinFET 200)或n型掺杂剂215(用于PMOS FinFET 200)注入鳍件204中(图6A)。在一个实施例中，阱214包括诸如磷、砷或其他合适的掺杂剂的n型掺杂剂215，使其成为N阱。进一步深化本实施例，阱离子注入工艺可注入掺杂剂量在1e11至1e14离子/cm2的范围内且能级在10至1000keV范围内的n型掺杂剂215。在另一个实施例中，阱214包括诸如硼、铟或其他合适的掺杂剂的p型掺杂剂215，使其成为P阱。进一步深化本实施例，阱离子注入工艺可注入掺杂剂量在1e11至1e14离子/cm2的范围内且能级在10至1000keV范围内的n型掺杂剂215。操作404还可包括在升高温度条件下进行的退火工艺以在阱离子注入之后激活掺杂剂和/或消除对鳍件204的注入损坏。在阱离子注入和可选的退火工艺之后，在鳍件204中形成阱214，如图6B所示。
在操作406中，方法400(图4)形成覆盖器件200的部分的掩模230，但留有鳍件204未被覆盖。参照图7，掩模230设置在器件200的上方，掩模230具有暴露鳍件204的开口。掩模230覆盖器件200的各个区域，这样使得下一步的操作(操作408)不会影响这些区域。掩模230在一些实施例中可以是光刻胶或硬掩模，并且可通过一种或多种光刻工艺形成。
在操作408中，方法400(图4)对鳍件204实施沟道离子注入。参照图8A和8B，沟道离子注入将掺杂剂232引入鳍件204中。掺杂剂232与阱214中存在的掺杂剂215为相反类型。在一个实施例中，阱214是P阱(掺杂有p型掺杂剂215)，以及掺杂剂232是n型掺杂剂，诸如磷、砷、它们的组合或另一种合适的掺杂剂。进一步深化本实施例，沟道离子注入工艺可注入掺杂计量在1e12至1e14离子/cm2的范围内且能级在10至50keV范围内的n型掺杂剂232。在另一个实施例中，阱214是N阱(掺杂有n型掺杂剂215)，以及掺杂剂232是p型掺杂剂，诸如硼、铟、它们的组合或另一种合适的掺杂剂。进一步深化本实施例，沟道离子注入工艺可注入掺杂计量在1e12至1e14离子/cm2的范围内且能级在10至50keV范围内的n型掺杂剂232。
在一个实施例中，操作408将掺杂剂232不但注入鳍件204的沟道区中而且注入鳍件204的S/D区中。因为鳍件204的S/D区具有与掺杂剂232相同类型的掺杂剂，所以这种注入是合适的且可用作轻掺杂S/D部件。在另一个实施例中，操作408通过在沟道离子注入期间掩蔽鳍件204的S/D区而仅掺杂鳍件204的沟道区。操作408还可包括在升高温度条件下的退火工艺以在沟道离子注入之后激活掺杂剂和/或消除对鳍件204的注入损坏。
在沟道离子注入工艺和可选的退火工艺之后，在鳍件204深度“d”处形成区218，如图9A和9B所示。在一个实施例中，深度d约为50nm，并且在各种实施例中可在几纳米至几十纳米的范围内进行调节。如上文所讨论，区218与阱214为相反掺杂。此外，图9A示出了区218从源极区延伸至漏极区。值得注意的是，区218的实际形状不可能如图9A所示的那样规整。操作408之后去除掩模230。
调整阱离子注入(图6A)和沟道离子注入(图8A)的工艺条件，这样使得在鳍件204中形成合适的掺杂分布，诸如图3A和3B所示的掺杂分布222和224。例如，在鳍件表面下方的第一深度(例如，50nm)处形成掺杂剂232的最高掺杂水平，用于调整FinFET变容器200的Vt以及连接S/D部件216(图3A和3B)。同时，在比第一深度更深的第二深度处形成掺杂剂215的最高掺杂水平。这通常是阱离子注入的掺杂能量高于沟道离子注入的掺杂能量所导致的结果。例如，通过改变掺杂剂量水平和/或掺杂能级可调整掺杂浓度等级和掺杂深度。例如，掺杂深度通常在掺杂能量增大时而增加。如具体实例，沟道离子注入使用在10至50keV范围内的掺杂能，这样使得区218在适用于连接S/D部件216的深度处形成。再如，掺杂浓度水平通常在掺杂剂量增加时而增大。掺杂剂232在区218中的较高掺杂浓度通常导致较低的器件Vt。可结合栅极208的功函来设计区218的特征(例如，掺杂浓度等级和深度)以获得理想的变容器200的C-V曲线，诸如图1的C-V曲线。
在操作410中，方法400(图4)在鳍件上方和沟道区上面形成第一栅极堆叠件234，如图10A和10B所示。参照图10A，栅极堆叠件234包括多个层，诸如栅极介电层236和多晶硅(或多晶硅)层238。栅极介电层236可包括诸如氧化硅(SiO2)或氮氧化硅(SiON)的介电材料，并且可通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。多晶硅层238可通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适沉积工艺形成。栅极堆叠件234还可包括其他层，诸如界面层、金属栅极层和/或其他材料层。图10A还示出了形成在栅极堆叠件234的侧壁上的间隔件240。间隔件240可包括一个层或多个层，并且可包含氮化硅、氧化硅、氮氧化硅和/或其他介电材料。可通过包括沉积工艺和各向异性蚀刻工艺的工艺形成间隔件240。
如之前讨论，所提供的主题可同样地应用于制造平面型FET器件。在另一个实施例中，鳍件204是包括一种或多种半导体材料的平面层，并且栅极堆叠件234仅设置在平面层的顶面上，从而形成平面型FET而非FinFET。
在操作412中，方法400(图4)在鳍件204的S/D区中或上形成S/D部件216。参照图11A和11B，在栅极堆叠件234的两侧上形成S/D部件216。具体地，S/D部件216在本实施例中通过区218实现连接。在一个实施例中，在鳍件204中通过重掺杂其S/D区形成S/D部件216。S/D部件216中的掺杂剂的类型与区218中的掺杂剂的类型相同。例如，两种掺杂剂均为用于NMOS FinFET变容器200的n型掺杂剂或均为用于PMOS FinFET变容器200的p型掺杂剂。然而，在S/D部件216中的掺杂剂浓度比区218中的掺杂剂浓度高很多。例如，S/D部件216中的掺杂剂浓度可近似为1e20cm-3，而轻掺杂区218中的掺杂剂浓度可近似为1e18cm-3。在另一个实施例中，通过蚀刻鳍件204的S/D区以形成凹槽然后在凹槽中外延生长半导体材料从而形成S/D部件216。半导体材料可原位或非原位掺杂有上述讨论的适当的掺杂剂。S/D部件216可包括诸如硅化物的其他部件。
在操作414中，方法400(图4)用高k/金属栅极(HK/MG)堆叠件235代替第一栅极堆叠件234。参照图12A和12B，介电层242沉积在器件200的上方，并且平坦化(例如，通过化学机械平坦化(CMP)工艺)以暴露出栅极堆叠件234(图11A)。介电层242可包括诸如正硅酸乙酯(TEOS)氧化物、无掺杂硅酸盐玻璃或掺杂的氧化硅(诸如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸玻璃(PSG)、硼掺杂硅玻璃(BSG))的材料和/或其他合适的介电材料。可通过PECVD工艺、可流动CVDE工艺或其他合适的沉积技术沉积介电层242。
随后，通过一种或多种蚀刻工艺去除栅极堆叠件234的各个层，从而在间隔件240的相对壁之间形成沟槽241。参照图13A和13B，各个层沉积在沟槽241中以形成HK/MG堆叠件235，包括高k栅极介电层244、功函金属层246和金属电极层248。HK/MG堆叠件235还可包括覆盖层、扩散阻挡层和/或界面层。
在一个实施例中，高k栅极介电层244可包括介电材料，诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其他合适的金属氧化物或它们的组合。高k栅极介电层244可通过ALD和/或其他合适的方法形成。
在一个实施例中，功函金属层246可以是用于NMOS FinFET变容器200的n型功函数金属层或用于PMOS FinFET变容器200的p型功函数金属层。n型功函数层包括具有足够低的有效功函数的金属，其选自但不限于由钛(Ti)、铝(Al)、碳化钽(TaC)、氮碳化钽(TaCN)、氮化硅钽(TaSiN)或它们的组合构成的组。p型功函数层包括具有足够大的有效功函的金属，其选自但不限于由氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或它们的组合构成的组。功函数金属层246可包括多个层并且可通过CVD、PVD(物理汽相沉积)和/或其他合适的工艺沉积。在本实施例中，将功函金属层246设计成与区218的特征相协作以调整变容器200的C-V曲线。例如，如果操作404中的阱注入在区218中形成0.2V的有效阈值电压，并且操作408中的反向沟道离子注入在区218中形成-0.4V的有效阈值电压，那么区218具有-0.2V的有效净阈值电压。在这种情况下，可将栅极234的功函设计为0.2V以在0V条件下获得净阈值电压Vt。可选地，可将栅极234的功函设计为获得近0V(诸如在0V和0.3V之间)的净阈值电压。
在一个实施例中，金属电极层248可包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他合适的材料。金属电极层248可通过CVD、PVD、电镀和/或其他合适的工艺形成。
在操作416中，方法400(图4)实施进一步的步骤以形成最终器件。例如，方法400可形成电连接栅极堆叠件235的栅极接触件、形成电连接S/D部件216的S/D接触件、形成连接S/D接触件的金属互连件、以及形成将栅极接触件(或栅极终端)和S/D接触件(或S/D终端)连接至适当的电路节点的金属互连件，以形成完整的IC或其部分(诸如图1的VCO100)。
尽管不旨在限制本发明，但是本发明的一个或多个实施例提供了诸多对于FinFET变容器及其形成的好处。例如，根据本发明的实施例的FinFET变容器具有能够使变容器的调谐范围集中在0V或近0V(例如，0.1V)的低Vt。这样很大程度上降低了其内使用FinFET变容器的电路的功耗。根据本发明的形成低Vt FinFET变容器的方法与现有的FinFET制造流程完全符合且能够很容易地结合于其中。并且，所提供的主题允许通过调整沟道离子注入条件(例如，掺杂剂种类、剂量、和能级)和金属栅极的功函数来调谐变容器的C-V曲线。
在示例性方面，本发明涉及一种形成半导体器件的方法。该方法包括容纳具有位于衬底上方的半导体层的前体，该半导体层具有沟道区以及位于沟道区的相对侧上的源极区和漏极区。该方法还包括在半导体成中形成阱，该阱具有第一掺杂剂。该方法还包括将第二掺杂剂注入阱中，第二掺杂剂和第一掺杂剂是相反的掺杂类型，阱的第一部分具有的第二掺杂剂的浓度高于第一掺杂剂的浓度，阱的位于第一部分下面的第二部分具有的第一掺杂剂的浓度高于第二掺杂剂的浓度。该方法还包括在沟道区上方形成栅极堆叠件、以及在源极区和漏极区中形成源极部件和漏极部件，其中，阱的第一部分电连接源极部件和漏极部件。
在一些实施例中，所述半导体层是突出于所述衬底的鳍件。
在一些实施例中，所述第一部分具有在2至10纳米范围的厚度。
在一些实施例中，所述第一部分在所述半导体层的顶面下方的深度为50纳米处形成。
在一些实施例中，将所述第二掺杂剂注入所述阱中包括将所述第二掺杂剂注入所述沟道区、所述源极区和所述漏极区中。
在一些实施例中，形成所述源极部件和所述漏极部件包括用所述第二掺杂剂掺杂所述源极区和所述漏极区以使所述第二掺杂剂在所述源极区和所述漏极区处的浓度高于所述第二掺杂剂在所述阱的所述第一部分的浓度。
在一些实施例中，形成所述栅极堆叠件包括设计所述栅极堆叠件的功函数以获得0V的阈值电压。
在一些实施例中，该方法还包括：在注入所述第二掺杂剂之前：形成覆盖所述半导体层的部分并且暴露所述沟道区的掩模。
在一些实施例中，所述第一掺杂剂是p型掺杂剂而所述第二掺杂剂是n型掺杂剂。
在另一个示例性方面，本发明涉及一种形成FinFET器件的方法。该方法包括容纳具有衬底、位于衬底上方的隔离部件和突出于衬底且穿过隔离部件的鳍件的前体，鳍件具有沟道区和位于沟道区的相对侧上的源极区和漏极区。该方法还包括：将第一掺杂剂注入鳍件中，从而在鳍件中形成阱；以及形成覆盖前体的区域的掩模且至少留有鳍件的沟道区未被覆盖。该方法还包括通过掩模将第二掺杂剂注入阱中，在该掩模中，第二掺杂剂和第一掺杂剂是相反的掺杂类型，从而导致阱的第一部分具有的第二掺杂剂的浓度高于第一掺杂剂的浓度并且阱的位于第一部分下方的第二部分具有的第二掺杂剂的浓度低于第一掺杂剂的浓度。该方法还包括：在鳍件的沟道区上方形成第一栅极堆叠件；在鳍件的源极区和漏极区中形成源极部件和漏极部件，其中，阱的第一部分导电连接源极部件和漏极部件；以及用高k/金属栅极堆叠件代替第一栅极堆叠件。
在一些实施例中，注入所述第一掺杂剂使用的能级高于注入所述第二掺杂剂的能级。
在一些实施例中，注入所述第一掺杂剂使用的掺杂剂量高于注入所述第二掺杂剂的掺杂剂量。
在一些实施例中，注入所述第二掺杂剂使用在10至50keV范围内的掺杂能级。
在一些实施例中，代替所述第一栅极堆叠件包括选择所述高k/金属栅极堆叠件的功函以获得小于0.3V的阈值电压。
在一些实施例中，注入所述第二掺杂剂包括将所述第二掺杂剂注入所述鳍件的所述沟道区、所述源极区和所述漏极区中。
在另一个示例性方面，本发明涉及FinFET变容器。FinFET变容器包括衬底、位于衬底上方的半导体鳍件、以及接合半导体鳍件的栅极堆叠件。半导体鳍件包括掺杂有第一掺杂剂的阱、位于栅极堆叠件下面的沟道区、以及限制在阱区内且位于沟道区的相对侧上的源极区和漏极区。源极区和漏极区掺杂有第二掺杂剂。阱的位于栅极堆叠件下面的第一部分掺杂有第三掺杂剂并且具有的第三掺杂剂的浓度高于第一掺杂剂的浓度。第一掺杂剂是第一掺杂类型且第二掺杂剂和第三掺杂剂是与第一掺杂类型相反的第二掺杂类型。
在一些实施例中，所述阱的所述第一部分电连接所述源极区和所述漏极区。
在一些实施例中，所述阱的位于所述第一部分下方的另一部分具有的所述第三掺杂剂的浓度低于所述第一掺杂剂的浓度。
在一些实施例中，所述第一掺杂剂是n型掺杂剂且所述第二掺杂剂和所述第三掺杂剂是p型掺杂剂。
在一些实施例中，所述第一掺杂剂是p型掺杂剂且所述第二掺杂剂和所述第三掺杂剂是n型掺杂剂。
上面论述了若干实施例的部件，使得本领域的普通技术人员可以更好地理解本发明的各个方面。本领域的普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (20)

1.一种形成半导体器件的方法，所述方法包括：
提供具有位于衬底上方的半导体层的前体，所述半导体层具有沟道区和位于所述沟道区的相对两侧上的源极区和漏极区；
在所述半导体层中形成阱，所述阱具有第一掺杂剂；
将第二掺杂剂注入到所述阱中，所述第二掺杂剂和所述第一掺杂剂具有相反的掺杂类型，所述阱的第一部分具有的所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度，所述阱的位于所述第一部分下面的第二部分具有的所述第一掺杂剂的浓度高于所述第二掺杂剂的浓度，所述第一掺杂剂在阱中具有不均匀的浓度并且所述第一掺杂剂的最高浓度位于所述阱的第二部分中；
在所述沟道区上方形成栅极堆叠件；以及
在所述源极区和所述漏极区中形成源极部件和漏极部件，其中，所述阱的所述第一部分电连接所述源极部件和所述漏极部件。
2.根据权利要求1所述的方法，其中，所述半导体层是突出于所述衬底的鳍件。
3.根据权利要求1所述的方法，其中，所述第一部分具有在2至10纳米范围的厚度。
4.根据权利要求1所述的方法，其中，所述第一部分在所述半导体层的顶面下方的深度为50纳米处形成。
5.根据权利要求1所述的方法，其中，将所述第二掺杂剂注入所述阱中包括将所述第二掺杂剂注入所述沟道区、所述源极区和所述漏极区中。
6.根据权利要求1所述的方法，其中，形成所述源极部件和所述漏极部件包括用所述第二掺杂剂掺杂所述源极区和所述漏极区以使所述第二掺杂剂在所述源极区和所述漏极区处的浓度高于所述第二掺杂剂在所述阱的所述第一部分的浓度。
7.根据权利要求1所述的方法，其中，形成所述栅极堆叠件包括设计所述栅极堆叠件的功函数以获得0V的阈值电压。
8.根据权利要求1所述的方法，还包括：在注入所述第二掺杂剂之前：
形成覆盖所述半导体层的部分并且暴露所述沟道区的掩模。
9.根据权利要求1所述的方法，其中，所述第一掺杂剂是p型掺杂剂而所述第二掺杂剂是n型掺杂剂。
10.一种形成FinFET器件的方法，所述方法包括：
提供具有衬底、位于所述衬底上方的隔离部件以及突出于所述衬底且穿过所述隔离部件的鳍件的前体，所述鳍件具有沟道区和位于所述沟道区的相对两侧上的源极区和漏极区；
将第一掺杂剂注入所述鳍件中，从而在所述鳍件中形成阱；
形成覆盖所述前体的区域并且至少使所述鳍件的所述沟道区未被覆盖的掩模；
通过所述掩模将第二掺杂剂注入所述阱中，其中，所述第二掺杂剂和所述第一掺杂剂是相反的掺杂类型，从而导致所述阱的第一部分具有的所述第二掺杂剂的浓度高于所述第一掺杂剂的浓度并且所述阱的位于所述第一部分下面的第二部分具有的所述第二掺杂剂的浓度低于所述第一掺杂剂的浓度；
在所述鳍件的所述沟道区上方形成第一栅极堆叠件；
在所述鳍件的所述源极区和所述漏极区中形成源极部件和漏极部件，其中，所述阱的所述第一部分导电连接所述源极部件和所述漏极部件；以及
用高k/金属栅极堆叠件代替所述第一栅极堆叠件。
11.根据权利要求10所述的方法，其中，注入所述第一掺杂剂使用的能级高于注入所述第二掺杂剂的能级。
12.根据权利要求10所述的方法，其中，注入所述第一掺杂剂使用的掺杂剂量高于注入所述第二掺杂剂的掺杂剂量。
13.根据权利要求10所述的方法，其中，注入所述第二掺杂剂使用在10至50keV范围内的掺杂能级。
14.根据权利要求10所述的方法，其中，代替所述第一栅极堆叠件包括选择所述高k/金属栅极堆叠件的功函以获得小于0.3V的阈值电压。
15.根据权利要求10所述的方法，其中，注入所述第二掺杂剂包括将所述第二掺杂剂注入所述鳍件的所述沟道区、所述源极区和所述漏极区中。
16.一种FinFET变容器，包括：
衬底；
半导体鳍件，位于所述衬底上方；以及
栅极堆叠件，接合所述半导体鳍件，
其中，所述半导体鳍件包括：
阱，掺杂有第一掺杂剂；
沟道区，位于所述栅极堆叠件下面；和
源极区和漏极区，限制在所述阱内且位于所述沟道区的相对两侧上，所述源极区和所述漏极区掺杂有第二掺杂剂，
其中，所述阱的位于所述栅极堆叠件下面的第一部分掺杂有第三掺杂剂且具有的所述第三掺杂剂的浓度高于所述第一掺杂剂的浓度，
其中，所述第一掺杂剂是第一掺杂类型，并且所述第二掺杂剂和所述第三掺杂剂是与所述第一掺杂类型相反的第二掺杂类型。
17.根据权利要求16所述的FinFET变容器，其中，所述阱的所述第一部分电连接所述源极区和所述漏极区。
18.根据权利要求16所述的FinFET变容器，其中，所述阱的位于所述第一部分下方的另一部分具有的所述第三掺杂剂的浓度低于所述第一掺杂剂的浓度。
19.根据权利要求16所述的FinFET变容器，其中，所述第一掺杂剂是n型掺杂剂且所述第二掺杂剂和所述第三掺杂剂是p型掺杂剂。
20.根据权利要求16所述的FinFET变容器，其中，所述第一掺杂剂是p型掺杂剂且所述第二掺杂剂和所述第三掺杂剂是n型掺杂剂。
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