CN107316874A - 阵列基板及其制作方法、显示装置 - Google Patents
阵列基板及其制作方法、显示装置 Download PDFInfo
- Publication number
- CN107316874A CN107316874A CN201710630310.5A CN201710630310A CN107316874A CN 107316874 A CN107316874 A CN 107316874A CN 201710630310 A CN201710630310 A CN 201710630310A CN 107316874 A CN107316874 A CN 107316874A
- Authority
- CN
- China
- Prior art keywords
- etch stop
- stop layer
- layer
- conductor region
- underlay substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 239000010410 layer Substances 0.000 claims abstract description 223
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000012212 insulator Substances 0.000 claims abstract description 46
- 239000011229 interlayer Substances 0.000 claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 38
- 239000004020 conductor Substances 0.000 claims description 79
- 238000000034 method Methods 0.000 claims description 21
- 238000009413 insulation Methods 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000008859 change Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 15
- 239000010409 thin film Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- -1 gate electrode Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000005660 chlorination reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052716 thallium Inorganic materials 0.000 description 1
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 description 1
- 230000010415 tropism Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供了一种阵列基板及其制作方法、显示装置，该阵列基板包括：衬底基板；有源层，其设置于衬底基板上；栅极绝缘层，其设置于有源层和裸露的衬底基板上；栅电极，其设置于栅极绝缘层上；层间绝缘层，其设置于栅电极和裸露的栅极绝缘层上；源电极和漏电极，设置于层间绝缘层上，在衬底基板和有源层之间还设置有第一刻蚀终止层和第二刻蚀终止层。本发明可以解决过刻蚀导致的源漏电极与有源层接触不良的问题。
Description
技术领域
本发明属于显示技术领域，具体地说，尤其涉及一种阵列基板及其制作方法、显示装置。
背景技术
低温多晶硅(Low temperature poly-silicon，简称LTPS)薄膜晶体管液晶显示器有别于传统的非晶硅薄膜晶体管液晶显示器，其电子迁移率可以达到200cm2/vs以上，可有效减小薄膜晶体管器件的面积，提高开口率，在增进显示器亮度的同时还可以降低整体功耗。另外，较高的电子迁移率可以将部分驱动电路集成在玻璃基板上，减少了驱动芯片，还可以大幅度提升液晶显示面板的可靠度，从而使得面板的制造成本大幅降低。因此，LTPS薄膜晶体管液晶显示器逐步成为研究的热点。
目前，LTPS制成的薄膜晶体管TFT遇到的一个重要的问题是，源漏电极和多晶硅有源层的欧姆接触效果较差。具体地，在顶栅型结构薄膜晶体管中，在衬底基板上形成多晶硅有源层、栅极绝缘层、栅电极、层间绝缘层后，需要在栅极绝缘层和层间绝缘层上形成第一过孔和第二过孔。其中，第一过孔贯穿栅极绝缘层和层间绝缘层，第二过孔贯穿栅极绝缘层和层间绝缘层。源电极通过第一过孔与有源层连接，漏电极通过第二过孔与有源层连接。
然而，在形成第一过孔和第二过孔的过程中很容易将很薄的多晶硅层刻穿。另外，柔性器件中退火温度低，欧姆接触效果不好，如果多晶硅层被刻穿，器件特性劣化会很严重。因此，如何解决现有技术中源漏电极和有源层接触不良的问题是人们亟待解决的技术问题。
发明内容
为解决以上问题，本发明提供了一种阵列基板及其制作方法、显示装置，用以解决过刻蚀导致的源漏电极与有源层接触不良的问题。
根据本发明的一个方面，提供了一种阵列基板，包括：
衬底基板；
有源层，其设置于所述衬底基板上，包括第一导体化区域和第二导体化区域；
栅极绝缘层，其设置于所述有源层和裸露的衬底基板上；
栅电极，其设置于所述栅极绝缘层上；
层间绝缘层，其设置于所述栅电极和裸露的栅极绝缘层上；
源电极和漏电极，设置于所述层间绝缘层上，
其中，在所述衬底基板和所述有源层之间还设置有第一刻蚀终止层和第二刻蚀终止层，所述第一导体化区域覆盖所述第一刻蚀终止层，所述第二导体化区域覆盖所述第二刻蚀终止层，所述源电极通过贯穿所述层间绝缘层和所述栅极绝缘层的第一过孔连接所述第一导体化区域，所述漏电极通过贯穿所述层间绝缘层和所述栅极绝缘层的第二过孔连接所述第二导体化区域，所述第一刻蚀终止层用于防止刻蚀所述层间绝缘层和所述栅绝缘层形成所述第一过孔时刻蚀至所述衬底基板，所述第二刻蚀层用于防止刻蚀所述层间绝缘层和所述栅绝缘层形成所述第二过孔时刻蚀至所述衬底基板。
根据本发明的一个实施例，
所述第一过孔还贯穿所述第一导体化区域以暴露出所述第一刻蚀终止层，进而使得所述源电极通过所述第一过孔连接所述第一导体化区域和所述第一刻蚀终止层，
所述第二过孔还贯穿所述第二导体化区域以暴露出所述第二刻蚀终止层，进而使得所述漏电极通过所述第二过孔连接所述第二导体化区域和所述第二刻蚀终止层。
根据本发明的一个实施例，所述第一刻蚀终止层和所述第二刻蚀终止层采用导电材料制成。
根据本发明的一个实施例，所述衬底基板上还设置有缓冲层，所述缓冲层上设置有所述第一刻蚀终止层和所述第二刻蚀终止层。
根据本发明的一个实施例，所述第一刻蚀终止层的厚度和所述第二刻蚀终止层的厚度为1nm-10nm。
根据本发明的另一个方面，还提供了一种用于制作阵列基板的方法，包括：
在衬底基板上形成第一刻蚀终止层和第二刻蚀终止层；
在所述第一刻蚀终止层、所述第二刻蚀终止层和裸露的衬底基板上形成有源层，其中，所述有源层的第一导体化区域覆盖所述第一刻蚀终止层，所述有源层的第二导体化区域覆盖所述第二刻蚀终止层；
在所述有源层和裸露的衬底基板上形成栅极绝缘层；
在所述栅极绝缘层上形成栅电极；
在所述栅电极和裸露的栅极绝缘层上形成层间绝缘层；
在所述层间绝缘层和所述栅极绝缘层上形成第一过孔和第二过孔，所述第一过孔贯穿层间绝缘层和栅极绝缘层，以暴露出第一导体化区域，所述第二过孔贯穿层间绝缘层和栅极绝缘层，以暴露出第二导体化区域；
在所述层间绝缘层上形成源电极和漏电极，所述源电极通过所述第一过孔连接所述有源层的第一导体化区域，所述漏电极通过所述第二过孔连接所述有源层的第二导体化区域。
根据本发明的一个实施例，在形成所述第一过孔和所述第二过孔时，还进一步蚀刻暴露出的第一导体化区域以暴露出第一刻蚀终止层，蚀刻暴露出的第二导体化区域以暴露出第二刻蚀终止层。
根据本发明的一个实施例，在衬底基板上形成第一刻蚀终止层和第二刻蚀终止层的步骤包括：
在衬底基板上沉积一层导电材料，并经图案化处理以形成所述第一刻蚀终止层和所述第二刻蚀终止层。
根据本发明的一个实施例，在形成所述第一刻蚀终止层和所述第二刻蚀终止层之前，还包括在所述衬底基板上形成缓冲层。
根据本发明的又一个方面，还提供了一种显示装置，包括以上所述的阵列基板。
本发明的有益效果：
本发明通过设置第一刻蚀终止层和第二刻蚀终止层，解决了刻蚀第一过孔和第二过孔时过刻蚀导致的源漏电极与有源层接触不良的问题，提高了薄膜晶体管的稳定性。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：
图1是根据本发明一个实施例的顶栅结构阵列基板示意图；
图2是根据本发明一个实施例的阵列基板制作方法流程图；
图3a是根据本发明一个实施例的形成有第一刻蚀终止层和第二刻蚀终止层的阵列基板结构示意图；
图3b是根据本发明一个实施例的形成有有源层的阵列基板结构示意图；
图3c是根据本发明一个实施例的形成有栅极绝缘层的阵列基板结构示意图；
图3d是根据本发明一个实施例的形成有栅电极的阵列基板结构示意图；
图3e是根据本发明一个实施例的形成有层间绝缘层的阵列基板结构示意图；
图3f是根据本发明一个实施例的形成有第一过孔和第二过孔的阵列基板结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
图1是根据本发明一个实施例的顶栅结构阵列基板结构示意图，以下参考图1来对本发明进行详细说明。
该阵列基板包括衬底基板11、有源层13、栅极绝缘层14、栅电极15、层间绝缘层16、源电极171和漏电极172，还包括设置于衬底基板11和有源层13之间的第一刻蚀终止层181和第二刻蚀终止层182。通常在衬底基板11上还设置一缓冲层12，用于防止衬底基板11上的杂质影响有源层的导电性能。
如图1所示，有源层13设置于第一刻蚀终止层181、第二刻蚀终止层182和裸露的衬底基板11上，包括第一导体化区域131和第二导体化区域132以及第一导体化区域131和第二导体化区域132之间的沟道区133。栅极绝缘层14设置于有源层13和裸露的衬底基板11上。栅电极15设置于栅极绝缘层14上。层间绝缘层16设置于栅电极15和裸露的栅极绝缘层14上。源电极171和漏电极172分别设置于层间绝缘层16上。第一导体化区域131覆盖第一刻蚀终止层181，第二导体化区域132覆盖第二刻蚀终止层182。源电极171通过贯穿层间绝缘层16和栅极绝缘层14的第一过孔191连接第一导体化区域131，漏电极172通过贯穿层间绝缘层16和栅极绝缘层14的第二过孔192连接第二导体化区域132。第一刻蚀终止层181用于防止刻蚀层间绝缘层16和栅绝缘层14形成第一过孔191时刻蚀至衬底基板11(和缓冲层12)，第二刻蚀层182用于防止刻蚀层间绝缘层16和栅绝缘层14形成第二过孔192时刻蚀至衬底基板11(和缓冲层12)。
在本发明的一个实施例中，第一过孔191贯穿第一导体化区域131，以暴露出第一刻蚀终止层181，源电极171通过第一过孔191连接第一导体化区域131和第一刻蚀终止层181；第二过孔192贯穿第二导体化区域132，以暴露出第二刻蚀终止层182，漏电极172通过第二过孔192连接第二导体化区域132和第二刻蚀终止层182。具体的，将第一过孔191和第二过孔192延伸至对应的刻蚀终止层，在形成源电极171和漏电极172时可以增加电极与有源层的接触面积，进而减少对应的接触阻抗。同时，第一刻蚀终止层181可以防止刻蚀层间绝缘层、栅绝缘层和有源层形成第一过孔191时，过刻蚀至缓冲层12和衬底基板11，同理，第二刻蚀终止层182可以防止刻蚀层间绝缘层、栅绝缘层和有源层形成第二过孔192时，过刻蚀至缓冲层12和衬底基板11，不需要考虑贯穿过深的问题，提高了刻蚀效率。
在本发明的一个实施例中，第一刻蚀终止层181和第二刻蚀终止层182采用导电材料制成。由于第一导体化区域131(对应有源层的源极区)覆盖第一刻蚀终止层181，第二导体化区域132(对应有源层的漏极区)覆盖第二刻蚀终止层182，所以第一刻蚀终止层181和第二刻蚀终止层182不能连通设置。进一步地，采用导电材料制作第一刻蚀终止层181和第二刻蚀终止层182，在对应过孔延伸至刻蚀终止层时，源漏电极与对应的刻蚀终止层构成一个导电体，增加了电极与导体化区域的接触面积，可以进一步减小源漏电极与对应导体化区域的接触阻抗。用于制作第一刻蚀终止层181和第二刻蚀终止层182的导电材料包括ITO(Indium tin oxide，氧化铟锡)和金属材料铝、铊等。当然，也可以采用其他导电材料，本发明不限于此。
在本发明的一个实施例中，第一刻蚀终止层181的厚度和第二刻蚀终止层182的厚度为1nm-10nm。具体的，如第一刻蚀终止层181和第二刻蚀终止层182的厚度不足1nm，则起不到对缓冲层12和衬底基板11的保护作用。第一刻蚀终止层181和第二刻蚀终止层182的厚度超过10nm，则浪费材料，增加生产成本。
根据本发明的另一个方面，还提供了一种用于制作以上所述阵列基板的方法，如图2所示是根据本发明一个实施例的阵列基板制作方法流程图，以下参考图2来对本发明进行详细说明。
首先，在步骤S110中，在衬底基板11上形成第一刻蚀终止层181和第二刻蚀终止层182。通常在形成第一刻蚀终止层181和第二刻蚀终止层182之前，还会在衬底基板11上先形成一缓冲层12，然后在缓冲层上形成第一刻蚀终止层181和第二刻蚀终止层182，其对应的结构如图3a所示。
具体的，通过磁控溅射的方式，在缓冲层12的上表面，沉积生长一层能够耐干法刻蚀的导电材料，例如ITO、金属Al等等，导电层的厚度在1nm～10nm之间。然后经涂覆、曝光、显影、刻蚀等图案化处理形成第一刻蚀终止层181和第二刻蚀终止层182。在本发明中，优选干刻蚀工艺来形成第一刻蚀终止层181和第二刻蚀终止层182。
干刻蚀工艺可分为两种方式物理性刻蚀和化学性刻蚀。物理性刻蚀是利用光放电将气体电离成带正电的离子，再利用偏压将离子加速，溅击在被刻蚀物的表面而将被刻蚀物的原子击出。物理性刻蚀具有非常好的方向性，可获得接近垂直的刻蚀轮廓。化学性刻蚀是利用等离子体将刻蚀气体电离并形成带电离子，带电离子扩散到被刻蚀薄膜表面后与被刻蚀薄膜的表面原子反应生成具有挥发性的反应产物，化学性刻蚀具有较高的等向性。通过物理性刻蚀和化学性刻蚀特点分析，化学性刻蚀优于物理性刻蚀，因此，在本发明实施例中，优选地采用化学性刻蚀。
接着，在步骤S120中，在第一刻蚀终止层181、第二刻蚀终止层182和裸露的衬底基板11上形成有源层13，其中，有源层13的第一导体化区域131覆盖第一刻蚀终止层181，有源层13的第二导体化区域132覆盖第二刻蚀终止层182。在具有缓冲层12时，有源层13设置在第一刻蚀终止层181、第二刻蚀终止层182和裸露的缓冲层12上，如图3b所示。
具体的，采用PECVD工艺，在第一刻蚀终止层181、第二刻蚀终止层182和裸露的缓冲层12上沉积一层非晶硅材料，并采用准分子激光退火(ELA)工艺，对非晶硅材料层进行结晶处理，以形成多晶硅。其中，准分子激光退火工艺可以采用波长为308nm的氯化铣(XeCl)激光，且激光的重叠率在百分之90％与98％之间。经过准分子激光退火工艺后，非晶硅在激光能量的作用下发生结构的重新组合，即全部融化再快速结晶，从而形成多晶硅。然后，通过涂覆、曝光、显影的方式在多晶硅上表面制作出多晶硅重掺杂区的光刻胶掩膜层。然后，以光刻胶掩膜层为遮蔽层，对裸露出来的多晶硅进行重掺杂处理，以形成第一导体化区域131(源极区)和第二导体化区域132(漏极区)。优选地，采用离子布植制程对多晶硅进行掺杂离子布植。所植入的离子可以是P型或是N型掺杂物，P型掺杂物例如是硼离子，N型掺杂物例如是磷离子。掺杂制程完成后，在多晶硅上定义出了源极区域和漏极区域以及源极区域和漏极区域之间的通道。最后，利用光刻胶剥离液剥离掉光刻胶掩膜层之后，采用光刻、刻蚀工艺等工艺，图案化上述多晶硅，以形成多晶硅有源层。多晶硅有源层包括第一导体化区域131(源极区)和第二导体化区域132(漏极区)以及通道区133。第一导体化区域131覆盖第一刻蚀终止层181，第二导体化区域132覆盖第一刻蚀终止层182。
接着，在步骤S130中，在有源层13和裸露的衬底基板11上形成栅极绝缘层14。在具有缓冲层12时，栅极绝缘层14设置在有源层13和裸露的缓冲层12上，如图3c所示。
具体的，采用化学气相沉积(CVD)工艺，在有源层13和裸露的衬底基板11表面沉积氧化硅或者氮化硅，以形成栅极绝缘层14。
接着，在步骤S140中，在栅极绝缘层14上形成栅电极15。具体的，在栅极绝缘层14上形成栅极金属层，通过光刻、刻蚀的工艺图案化栅极金属层，形成薄膜晶体管的栅电极15，如图3d所示。
接着，在步骤S150中，在栅电极15和裸露的栅极绝缘层14上形成层间绝缘层16。具体的，在栅电极15和裸露的栅极绝缘层14上沉积氮化硅、氧化硅或氮氧化硅等材料，以形成层间绝缘层16，如图3e所示。
接着，在步骤S160中，在层间绝缘层16和栅极绝缘层14上形成第一过孔191和第二过孔192。第一过孔191贯穿层间绝缘层16和栅极绝缘层14，以暴露出第一导体化区域131，第二过孔192贯穿层间绝缘层16和栅极绝缘层14，以暴露出第二导体化区域132，如图3f所示。
具体的，通过涂胶、曝光、显影的方式，在层间绝缘层16上方制作出光刻胶掩膜层，层间绝缘层16裸露出来的区域对应着多晶硅有源层中的第一导体化区域131(源极区)和第二导体化区域132(漏极区)。然后，利用ICP等离子体刻蚀技术，以光刻胶掩膜层为抗刻蚀层，刻蚀出贯穿层间绝缘层16和栅极绝缘层14的深刻蚀过孔。刻蚀工作气体优选地为SF6。SF6产生的等离子体几乎不会刻蚀ITO、金属Al等材质的第一刻蚀终止层181以及第二刻蚀终止层182，因此可以在刻蚀到有源层的源极区以及漏极区时，继续过刻蚀过孔，直至刻穿源极区以及漏极区。此时由于第一刻蚀终止层181以及第二刻蚀终止层182的存在，刻蚀过程不会对底部缓冲层产生影响。优选地，在形成第一过孔191和第二过孔192时，第一过孔191暴露出第一刻蚀终止层181，第二过孔192暴露出第二刻蚀终止层182。由于第一刻蚀终止层181和第二刻蚀终止层182选用导电性能较好的ITO或金属Al等，并且由于过孔贯穿，大大提高了源电极以及漏电极与有源层的接触面积，进而增加有源层与源漏电极之间的导电性，降低了接触电阻。
最后，在步骤S170中，在层间绝缘层16上形成源电极171和漏电极172，源电极171通过第一过孔191连接有源层13的第一导体化区域131，漏电极172通过第二过孔192连接有源层13的第二导体化区域132。在第一过孔191暴露出第一刻蚀终止层181，第二过孔192暴露出第二刻蚀终止层182时，源电极171通过第一过孔191连接第一导体化区域131和第一刻蚀终止层181，漏电极172通过第二过孔192连接第二导体化区域132和第二刻蚀终止层182，如图1所示。
具体的，通过磁控溅射、光刻、刻蚀等传统工艺形成源电极171和漏电极172。源电极171通过第一过孔191连接第一导体化区域131，漏电极172通过第二过孔192连接第二导体化区域132。在第一过孔191延伸至第一刻蚀终止层181，第二过孔192延伸至第二刻蚀终止层182时，源电极171通过第一过孔191连接第一导体化区域131和第一刻蚀终止层181，源电极172通过第二过孔192连接第二导体化区域132和第二刻蚀终止层182，这样可以增强有源层与源漏电极之间的导电性，降低接触电阻。
根据本发明的又一个方面，还提供了一种显示装置，该显示装置采用以上所述的阵列基板。通过采用该阵列基板，解决了显示面板中过刻蚀导致的源漏电极与有源层接触不良的问题，提高了薄膜晶体管的稳定性。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种阵列基板，包括：
衬底基板；
有源层，其设置于所述衬底基板上，包括第一导体化区域和第二导体化区域；
栅极绝缘层，其设置于所述有源层和裸露的衬底基板上；
栅电极，其设置于所述栅极绝缘层上；
层间绝缘层，其设置于所述栅电极和裸露的栅极绝缘层上；
源电极和漏电极，设置于所述层间绝缘层上，
其中，在所述衬底基板和所述有源层之间还设置有第一刻蚀终止层和第二刻蚀终止层，所述第一导体化区域覆盖所述第一刻蚀终止层，所述第二导体化区域覆盖所述第二刻蚀终止层，所述源电极通过贯穿所述层间绝缘层和所述栅极绝缘层的第一过孔连接所述第一导体化区域，所述漏电极通过贯穿所述层间绝缘层和所述栅极绝缘层的第二过孔连接所述第二导体化区域，所述第一刻蚀终止层用于防止刻蚀所述层间绝缘层和所述栅绝缘层形成所述第一过孔时刻蚀至所述衬底基板，所述第二刻蚀层用于防止刻蚀所述层间绝缘层和所述栅绝缘层形成所述第二过孔时刻蚀至所述衬底基板。
2.根据权利要求1所述的阵列基板，其特征在于，
所述第一过孔还贯穿所述第一导体化区域以暴露出所述第一刻蚀终止层，进而使得所述源电极通过所述第一过孔连接所述第一导体化区域和所述第一刻蚀终止层，
所述第二过孔还贯穿所述第二导体化区域以暴露出所述第二刻蚀终止层，进而使得所述漏电极通过所述第二过孔连接所述第二导体化区域和所述第二刻蚀终止层。
3.根据权利要求1或2所述的阵列基板，其特征在于，所述第一刻蚀终止层和所述第二刻蚀终止层采用导电材料制成。
4.根据权利要求3所述的阵列基板，其特征在于，所述衬底基板上还设置有缓冲层，所述缓冲层上设置有所述第一刻蚀终止层和所述第二刻蚀终止层。
5.根据权利要求1所述的阵列基板，其特征在于，所述第一刻蚀终止层的厚度和所述第二刻蚀终止层的厚度为1nm-10nm。
6.一种用于制作阵列基板的方法，包括：
在衬底基板上形成第一刻蚀终止层和第二刻蚀终止层；
在所述第一刻蚀终止层、所述第二刻蚀终止层和裸露的衬底基板上形成有源层，其中，所述有源层的第一导体化区域覆盖所述第一刻蚀终止层，所述有源层的第二导体化区域覆盖所述第二刻蚀终止层；
在所述有源层和裸露的衬底基板上形成栅极绝缘层；
在所述栅极绝缘层上形成栅电极；
在所述栅电极和裸露的栅极绝缘层上形成层间绝缘层；
在所述层间绝缘层和所述栅极绝缘层上形成第一过孔和第二过孔，所述第一过孔贯穿层间绝缘层和栅极绝缘层，以暴露出第一导体化区域，所述第二过孔贯穿层间绝缘层和栅极绝缘层，以暴露出第二导体化区域；
在所述层间绝缘层上形成源电极和漏电极，所述源电极通过所述第一过孔连接所述有源层的第一导体化区域，所述漏电极通过所述第二过孔连接所述有源层的第二导体化区域。
7.根据权利要求6所述的方法，其特征在于，在形成所述第一过孔和所述第二过孔时，还进一步蚀刻暴露出的第一导体化区域以暴露出第一刻蚀终止层，蚀刻暴露出的第二导体化区域以暴露出第二刻蚀终止层。
8.根据权利要求6或7所述的方法，其特征在于，在衬底基板上形成第一刻蚀终止层和第二刻蚀终止层的步骤包括：
在衬底基板上沉积一层导电材料，并经图案化处理以形成所述第一刻蚀终止层和所述第二刻蚀终止层。
9.根据权利要求8所述的方法，其特征在于，在形成所述第一刻蚀终止层和所述第二刻蚀终止层之前，还包括在所述衬底基板上形成缓冲层。
10.一种显示装置，其特征在于，包括权利要求1-5中任一项所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710630310.5A CN107316874B (zh) | 2017-07-28 | 2017-07-28 | 阵列基板及其制作方法、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710630310.5A CN107316874B (zh) | 2017-07-28 | 2017-07-28 | 阵列基板及其制作方法、显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107316874A true CN107316874A (zh) | 2017-11-03 |
| CN107316874B CN107316874B (zh) | 2020-03-10 |
Family
ID=60170372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710630310.5A Active CN107316874B (zh) | 2017-07-28 | 2017-07-28 | 阵列基板及其制作方法、显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107316874B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109494313A (zh) * | 2018-10-15 | 2019-03-19 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板及其制作方法 |
| WO2019161617A1 (zh) * | 2018-02-26 | 2019-08-29 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及阵列基板的制作方法 |
| CN111863838A (zh) * | 2020-07-21 | 2020-10-30 | 武汉华星光电半导体显示技术有限公司 | 一种阵列基板及其制备方法 |
| CN114005882A (zh) * | 2021-10-28 | 2022-02-01 | 合肥鑫晟光电科技有限公司 | 一种薄膜晶体管、显示面板及薄膜晶体管的制备方法 |
| WO2023212977A1 (zh) * | 2022-05-06 | 2023-11-09 | 广州华星光电半导体显示技术有限公司 | 阵列基板、其制作方法及显示面板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1236981A (zh) * | 1998-05-26 | 1999-12-01 | 松下电器产业株式会社 | 薄膜晶体管及其制造方法 |
| CN103258827A (zh) * | 2013-04-28 | 2013-08-21 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN103258745A (zh) * | 2013-04-17 | 2013-08-21 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN105609567A (zh) * | 2016-03-29 | 2016-05-25 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及制作方法、阵列基板、显示装置 |
-
2017
- 2017-07-28 CN CN201710630310.5A patent/CN107316874B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1236981A (zh) * | 1998-05-26 | 1999-12-01 | 松下电器产业株式会社 | 薄膜晶体管及其制造方法 |
| CN103258745A (zh) * | 2013-04-17 | 2013-08-21 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN103258827A (zh) * | 2013-04-28 | 2013-08-21 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN105609567A (zh) * | 2016-03-29 | 2016-05-25 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及制作方法、阵列基板、显示装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019161617A1 (zh) * | 2018-02-26 | 2019-08-29 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板及阵列基板的制作方法 |
| CN109494313A (zh) * | 2018-10-15 | 2019-03-19 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板及其制作方法 |
| CN111863838A (zh) * | 2020-07-21 | 2020-10-30 | 武汉华星光电半导体显示技术有限公司 | 一种阵列基板及其制备方法 |
| US11997878B2 (en) | 2020-07-21 | 2024-05-28 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Array substrate and manufacturing method thereof |
| CN114005882A (zh) * | 2021-10-28 | 2022-02-01 | 合肥鑫晟光电科技有限公司 | 一种薄膜晶体管、显示面板及薄膜晶体管的制备方法 |
| CN114005882B (zh) * | 2021-10-28 | 2024-03-08 | 合肥鑫晟光电科技有限公司 | 一种薄膜晶体管、显示面板及薄膜晶体管的制备方法 |
| WO2023212977A1 (zh) * | 2022-05-06 | 2023-11-09 | 广州华星光电半导体显示技术有限公司 | 阵列基板、其制作方法及显示面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107316874B (zh) | 2020-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107316874A (zh) | 阵列基板及其制作方法、显示装置 | |
| CN104538399B (zh) | 一种ltps阵列基板及其制造方法 | |
| CN106206622A (zh) | 一种阵列基板及其制备方法、显示装置 | |
| CN101556968B (zh) | 薄膜晶体管和其制造方法以及有机发光二极管显示装置 | |
| CN103996716B (zh) | 一种多晶硅薄膜晶体管的制备方法 | |
| CN106910748A (zh) | 一种阵列基板、显示装置及其制作方法 | |
| CN107204309B (zh) | 双栅极金属氧化物半导体tft基板的制作方法及其结构 | |
| CN104752343A (zh) | 双栅极氧化物半导体tft基板的制作方法及其结构 | |
| TW200425509A (en) | Stop structure of trench type DMOS device and its formation method | |
| CN102709326B (zh) | 薄膜晶体管及其制造方法、阵列基板和显示装置 | |
| CN104900654A (zh) | 双栅极氧化物半导体tft基板的制作方法及其结构 | |
| CN106920836A (zh) | 一种薄膜晶体管及其制作方法、阵列基板、显示装置 | |
| CN104409416A (zh) | 用于制作阵列基板的方法及阵列基板 | |
| CN105097710A (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| CN104900532A (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| EP0032030B1 (en) | A semiconductor device and a method of manufacturing a semiconductor device | |
| CN106847830A (zh) | 阵列基板及其制作方法、显示面板 | |
| CN105390443A (zh) | Tft基板的制作方法 | |
| CN109755322A (zh) | 碳化硅mosfet器件及其制备方法 | |
| WO2017193637A1 (zh) | 薄膜晶体管、阵列基板的制备方法、阵列基板及显示装置 | |
| CN103985716B (zh) | 薄膜晶体管阵列基板制造方法及薄膜晶体管阵列基板 | |
| CN107195634A (zh) | 一种tft阵列基板及其制作方法 | |
| CN110993610A (zh) | 阵列基板及其制备方法、显示面板 | |
| CN104952935B (zh) | 一种薄膜晶体管结构及其制备方法 | |
| KR102148957B1 (ko) | 표시 기판 및 표시 기판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |