CN107275237A - 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法 - Google Patents

提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法 Download PDF

Info

Publication number
CN107275237A
CN107275237A CN201710267132.4A CN201710267132A CN107275237A CN 107275237 A CN107275237 A CN 107275237A CN 201710267132 A CN201710267132 A CN 201710267132A CN 107275237 A CN107275237 A CN 107275237A
Authority
CN
China
Prior art keywords
silicon
substrate
soldered ball
flip chip
fatigue life
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710267132.4A
Other languages
English (en)
Inventor
曾清华
陈兢
金玉丰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN201710267132.4A priority Critical patent/CN107275237A/zh
Priority to PCT/CN2017/083463 priority patent/WO2018192016A1/zh
Publication of CN107275237A publication Critical patent/CN107275237A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H01L23/4926—Bases or plates or solder therefor characterised by the materials the materials containing semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种提高焊球疲劳寿命的硅岛阵列结构，其形成于倒装芯片封装结构中的集成电路芯片的有源面，包括：若干阵列布置的柱状或台状硅岛。同时提供基于前述硅岛阵列结构的倒装芯片封装结构方法。改变传统技术思路，在不改变焊接连接结构的前提下也可有效避免封装结构在经历热膨胀过程中出现的连接失效问题。从而提高连接结构的疲劳寿命，确保倒装芯片封装结构的稳定性。

Description

提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法
技术领域
本发明涉及半导体器件的制造领域，尤其涉及一种提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法。
背景技术
1961年，IBM公司发明了应用于集成电路(Integrated Circuit,IC)芯片封装的倒装芯片(Flip-chip,FC)技术。FC技术是一种IC芯片有源面向下直接通过焊料与基板或印刷电路板(Printed Circuit Board,PCB)互连的封装形式。与引线键合技术和载带自动键合技术等相比，FC技术可以将更多的芯片面积用于互连，而不是仅仅局限于IC芯片四周，极大地提高了I/O数。另外，得益于可控塌陷芯片连接(Controlled Collapse ChipConnection,C4)技术，FC技术在键合过程中具有良好的自对准性。然而，由于芯片材料热膨胀系数(2.5×10-6/K)和基板材料热膨胀系数(16～24×10-6/K)之间的差异，在封装模块经历热循环载荷时，焊球作为层间互连结构会受到交变载荷，容易在与芯片的互连界面或者与PCB的互连界面处发生疲劳失效。
具体可以参考图1至图3，三图绘示了采用现有技术的芯片倒装封装结构的示意图，其包括芯片，基板，芯片焊垫，基板焊垫和焊球。其中，芯片焊垫位于芯片的上表面，以将芯片的电极性引出；焊球位于芯片焊垫和基板焊垫之间，通过这种连接关系，将芯片上的电极性通过基板引出。
然而在实际应用中，由于芯片和基板的膨胀系数不同，因此，在温度变化时，焊球很容易发生形变，形变的大小与焊球高度，芯片大小以及基板厚度等因素相关，焊球的形变将导致焊球的疲劳断裂和电学上的开路或者短路，而造成系统的失效。
针对上述问题，本领域技术人员尝试作了一些努力进行改善，例如，中国发明专利(专利号：ZL201210428121.7)公开了一种倒装芯片封装方法，包括在一芯片上设置一组焊垫；将一组第一连接结构和一组第二连接结构依次间隔排列设置于所述焊垫之上；将所述芯片倒置于一基板上，所述芯片通过所述第一连接结构和所述第二连接结构与所述基板连接。以通过硬度减小的第一连接结构来承担由于芯片和基板的热膨胀系数不同而导致焊球形变的热应力。然而，这种双焊球结构实际上会在一定程度上增加焊接结构的不稳定性，并且，第一连接结构与第二连接结构，即两个焊球之间仍然容易出现应力的集中，在封装结构经历热循环载荷过程中，由于热膨胀系统不同仍会导致两个焊球的连接部分应力集中，出现在该连接部分出现连接失效的可能。
发明内容
针对上述现有技术存在的问题，本发明的目的在于提供一种提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法。改变传统技术思路，在不改变焊接连接结构的前提下也可有效避免封装结构在经历热膨胀过程中出现的连接失效问题。从而提高连接结构的疲劳寿命，确保倒装芯片封装结构的稳定性。
为达上述目的，本发明采取的具体技术方案是：
一种提高焊球疲劳寿命的硅岛阵列结构，形成于倒装芯片封装结构中的集成电路芯片的有源面，包括：若干阵列布置的柱状或台状硅岛。
进一步地，所述集成电路芯片包括硅衬底，所述柱状或台状硅岛通过刻蚀的方式形成于的硅衬底的表面。
进一步地，所述刻蚀过程中在所述柱状或台状硅岛的周围形成间隔槽。
进一步地，所述间隔槽为方形槽、梯形槽或燕尾槽。
进一步地，所述间隔槽的宽度范围为5μm至50μm，深度范围为5μm至50μm。
一种倒装芯片封装结构，包括：
具有前述硅岛阵列结构的倒置于一基板的集成电路芯片；
连接前述基板及集成电路芯片的一组连接结构；
各连接结构与所述硅岛阵列结构形成对应的阵列分布。
进一步地，单个所述连接结构包括设置于一硅岛表面的一第一焊垫、设置于基板表面的一第二焊垫及连接第一焊垫与第二焊垫的一连接件。
一种倒装芯片封装方法，包括以下步骤：
1)将集成电路芯片的硅衬底划分为多个阵列分布的区域；
2)通过刻蚀在硅衬底表面各区域的边缘形成间隔槽，由此在衬底表面形成多个阵列分布的长方体硅岛；
3)各硅岛表面设置连接结构；
4)将设置连接结构的硅衬底与基板互连。
进一步地，步骤3)中所述连接结构包括：形成于硅岛表面的金属层及互连线；通过植球或表面印刷的方式转移到硅岛表面的焊球。
进一步地，步骤4)中设置连接结构的硅衬底通过倒装键合的方式与基板互联。
通过采取上述技术方案，本发明在集成电路芯片布置硅岛阵列，以在集成电路芯片-焊球-基板或印刷电路板间因热膨胀系数差异导致的变形过程中提供变形的空间。从而提高焊球在热循环载荷条件下的热机械可靠性，延长其疲劳寿命。
附图说明
图1为背景技术中现有技术的FCOB封装结构的剖面结构示意图。
图2为背景技术中现有技术的FCOB封装结构的立体结构示意图。
图3为背景技术中现有技术的FCOB封装结构中芯片有源面俯面立体结构示意图。
图4为本发明一实施例中倒装芯片封装结构的剖面结构示意图。
图5为本发明一实施例中倒装芯片封装结构的立体结构示意图。
图6为本发明一实施例中倒装芯片封装结构中芯片有源面俯面立体结构示意图。
图7a至图7i为本发明一实施例中倒装芯片封装结构的封装工艺流程图。
图8为本发明一实施例中疲劳寿命验证时间中的热循环载荷曲线。
图9为本发明一实施例中疲劳寿命验证时间中的无硅岛阵列结构的FCOB封装形式的有限元网格。
图10为本发明一对比例中疲劳寿命验证时间中的有硅岛阵列结构的FCOB封装形式的有限元网格。
图11为本发明一实施例中疲劳寿命验证时间中的焊球/PCB界面处用于计算非弹性能量密度的层单元.
图12为本发明一实施例中疲劳寿命验证时间中的平均等效蠕变应变随时间变化曲线图。
图13为本发明一实施例中疲劳寿命验证时间中的平均等效塑性应变随时间变化曲线图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。
本申请针对硅芯片-焊球-PCB的板上倒装芯片封装形式(Flip-chip on Board,FCOB)，如图4、图5和图6所示，提供了一种位于硅芯片有源面的硅岛阵列结构。形成于倒装芯片封装结构中的集成电路芯片，包括：若干阵列布置的柱状或台状硅岛。硅岛形状柱状或台状，包括但不限于方形柱、圆柱、类圆柱、多边形柱，圆锥台、倒锥台、方锥台等，考虑加工复杂程度，本实施例优选硅岛为方形柱，下文对于实施例的具体描述也参考方形柱的硅岛。而采用其他形状硅岛，其形成过程仅存在些许工艺差别。该硅岛阵列结构在硅芯片-焊球-PCB间因热膨胀系数差异导致的变形过程中提供变形的空间，能够提高焊球在热循环载荷条件下的热机械可靠性，从而提高其疲劳寿命。
应用倒装芯片封装结构，包括：具有前述硅岛阵列结构的倒置于一基板的集成电路芯片；连接前述基板及集成电路芯片的一组连接结构；各连接结构与所述硅岛阵列结构形成对应的阵列分布。
结合附图，单个连接结构包括设置于一硅岛表面的一第一焊垫、设置于基板表面的一第二焊垫及连接第一焊垫与第二焊垫的一连接件。
获得上述封装结构的倒装芯片封装方法，主要包括以下步骤：首先，将集成电路芯片的硅衬底划分为多个阵列分布的区域；然后，通过刻蚀在硅衬底表面各区域的边缘形成间隔槽，由此在衬底表面形成多个阵列分布的长方体硅岛；再然后，在各硅岛表面设置连接结构；最后，将设置连接结构的硅衬底与基板互连。
结合图7a～图7i，实现封装的具体工艺流程如下：
a)准备硅片或硅衬底，包括划片分离后的小片、4英寸晶圆、8英寸晶圆或者12英寸晶圆。
b)～d)在硅衬底表面进行刻蚀，刻蚀过程中在柱状或台状硅岛的周围形成间隔槽。刻蚀区域，即形成间隔槽的区域深度为5μm～50μm、宽度为5μm～50μm；刻蚀后，硅衬底表面呈长方体阵列状，这种衬底表面的长方体阵列状以下统称为硅岛阵列；所形成硅岛的具体尺寸、横向间距和纵向间距的数据变化范围较大，需根据具体的芯片尺寸和焊球尺寸进行选取。结合附图，本实施例中，间隔槽为方形槽，在其他实施例中，也可以选用梯形槽或燕尾槽形状的间隔槽。
e)～g)在刻蚀硅岛阵列后的硅衬底表面布线，包括焊球对应区域的金属层及互连线。
h)通过植球或者表面印刷等工艺将焊球转移到硅岛区域。
i)将带有焊球的硅衬底通过倒装键合工艺与PCB互连；至此，一种带有硅岛阵列的FCOB封装形式完成。
为了验证硅岛阵列结构对焊球疲劳寿命的影响，本申请通过有限元仿真技术，对比有无硅岛阵列结构情况下的焊球疲劳寿命，验证了硅岛阵列结构提高焊球疲劳寿命的可行性。
有无硅岛阵列的FCOB封装形式的有限元模型如图2和图5所示。采用六面体网格划分技术，保证模型之间网格尺寸和网格划分种子密度等的一致性。模型具体尺寸：基板尺寸：长4mm、宽4mm、高0.8mm；芯片尺寸：长1.705mm、宽1.18mm、高0.498mm；焊球尺寸：焊球半径0.10mm、焊球高度0.16mm；焊球间距：沿芯片长度方向的间距为0.46mm，沿芯片宽度方向的间距为0.44mm；建模比例为1:1。
热循环载荷曲线(-55℃～125℃)如图8所示，其中，在最低温-55℃处保温10分钟，在最高温125℃处保温15分钟，升温过程时长1960秒，降温过程时长1080秒。
基于模型的对称性，采用四分之一模型计算，网格划分后的模型如图9及图10所示。
根据基于应变的Coffin-Manson模型预测有无硅岛阵列结构的FCOB封装形式中的焊球疲劳寿命，该模型如下式所示。
其中，Nf是预估疲劳寿命；Δεp是平均非弹性应变，为平均等效蠕变应变和平均等效塑性应变之和；n是疲劳指数；C是材料系数。在仿真中，取n＝0.853，取C＝9.2，取焊球/PCB界面处的层单元的非弹性应变的平均值为Δεp。
以无硅岛阵列结构的模型为例，阐述计算过程。
取图11中下方标识a所指示区域的层单元，计算其平均等效蠕变应变(CEEQ)和平均等效塑性应变(PEEQ)，结果如表1和表2所示。
表1平均等效蠕变应变
表2平均等效塑性应变
PEEQ Time PEEQ Time PEEQ Time PEEQ Time PEEQ Time
0 0 0.00651 1855.63 0.00674 4855.63 0.0109 7855.63 0.0147 10855.6
0 20 0.00651 2055.63 0.00677 5055.63 0.0109 8055.63 0.0147 11055.6
0 40 0.00656 2255.63 0.00814 5255.63 0.0109 8255.63 0.0147 11255.6
6.50E-07 60 0.00674 2455.63 0.00967 5455.63 0.0109 8455.63 0.0147 11455.6
2.54E-05 90 0.00674 2655.63 0.0109 5655.63 0.0109 8655.63 0.0147 11655.6
0.000192 135 0.00674 2855.63 0.0109 5855.63 0.0109 8855.63 0.0147 11855.6
0.000484 202.5 0.00674 3055.63 0.0109 6055.63 0.0109 9055.63 0.0147 12055.6
0.000951 303.75 0.00674 3255.63 0.0109 6255.63 0.0109 9255.63 0.0147 12255.6
0.00180 455.625 0.00674 3455.63 0.0109 6455.63 0.0109 9455.63 0.0147 12455.6
0.00322 655.625 0.00674 3655.63 0.0109 6655.63 0.0109 9655.63 0.0147 12655.6
0.00477 855.625 0.00674 3855.63 0.0109 6855.63 0.0123 9855.63 0.0147 12855.6
0.00632 1055.63 0.00674 4055.63 0.0109 7055.63 0.0138 10055.6 0.0147 13055.6
0.00651 1255.63 0.00674 4255.63 0.0109 7255.63 0.0147 10255.6 0.0147 13255.6
0.00651 1455.63 0.00674 4455.63 0.0109 7455.63 0.0147 10455.6 0.0147 13455.6
0.00651 1655.63 0.00674 4655.63 0.0109 7655.63 0.0147 10655.6 0.0147 13620
根据表1和表2，得到CEEQ和PEEQ随时间的变化曲线，如图12及图13所示。
将最后一步循环的CEEQ值和PEEQ值之和作为Δεp代入公式(1)，求得疲劳寿命Nf为1977次循环。
同理，可以求得有硅岛阵列结构的FCOB封装形式中焊球的疲劳寿命为2649次循环。
综合以上仿真结果可以得出，硅岛阵列结构设计可以大大提高FCOB封装形式中焊球的疲劳寿命。
显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

Claims (10)

1.一种提高焊球疲劳寿命的硅岛阵列结构，形成于倒装芯片封装结构中的集成电路芯片的有源面，包括：若干阵列布置的柱状或台状硅岛。
2.如权利要求1所述的提高焊球疲劳寿命的硅岛阵列结构，其特征在于，所述集成电路芯片包括硅衬底，所述柱状或台状硅岛通过刻蚀的方式形成于的硅衬底的表面。
3.如权利要求2所述的提高焊球疲劳寿命的硅岛阵列结构，其特征在于，所述刻蚀过程中在所述柱状或台状硅岛的周围形成间隔槽。
4.如权利要求3所述的提高焊球疲劳寿命的硅岛阵列结构，其特征在于，所述间隔槽为方形槽、梯形槽或燕尾槽。
5.如权利要求3所述的提高焊球疲劳寿命的硅岛阵列结构，其特征在于，所述间隔槽的宽度范围为5μm至50μm，深度范围为5μm至50μm。
6.一种倒装芯片封装结构，其特征在于，包括：
具有如权利要求1至5任一项所述的硅岛阵列结构的集成电路芯片，其倒置于一基板；
连接前述基板及集成电路芯片的一组连接结构；
各连接结构与所述硅岛阵列结构形成对应的阵列分布。
7.如权利要求6所述的倒装芯片封装结构，其特征在于，单个所述连接结构包括设置于一硅岛表面的一第一焊垫、设置于基板表面的一第二焊垫及连接第一焊垫与第二焊垫的一连接件。
8.一种倒装芯片封装方法，包括以下步骤：
1)将集成电路芯片的硅衬底划分为多个阵列分布的区域；
2)通过刻蚀在硅衬底表面各区域的边缘形成间隔槽，由此在衬底表面形成多个阵列分布的硅岛结构；
3)各硅岛结构表面设置连接结构；
4)将设置连接结构的硅衬底与基板互连。
9.如权利要求8所述的倒装芯片封装方法，其特征在于，步骤3)中所述连接结构包括：形成于硅岛表面的金属层及互连线；通过植球或表面印刷的方式转移到硅岛表面的焊球。
10.如权利要求8所述的倒装芯片封装方法，其特征在于，步骤4)中设置连接结构的硅衬底通过倒装键合的方式与基板互联。
CN201710267132.4A 2017-04-21 2017-04-21 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法 Pending CN107275237A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710267132.4A CN107275237A (zh) 2017-04-21 2017-04-21 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法
PCT/CN2017/083463 WO2018192016A1 (zh) 2017-04-21 2017-05-08 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710267132.4A CN107275237A (zh) 2017-04-21 2017-04-21 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法

Publications (1)

Publication Number Publication Date
CN107275237A true CN107275237A (zh) 2017-10-20

Family

ID=60073811

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710267132.4A Pending CN107275237A (zh) 2017-04-21 2017-04-21 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法

Country Status (2)

Country Link
CN (1) CN107275237A (zh)
WO (1) WO2018192016A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146093A (zh) * 2020-01-06 2020-05-12 张正 一种半导体堆叠封装结构及其制备方法
CN111162013A (zh) * 2020-01-06 2020-05-15 张正 一种半导体封装结构及一种半导体封装的制造方法
CN112309882A (zh) * 2020-09-21 2021-02-02 中国电子科技集团公司第十三研究所 三维集成器件焊接可靠性试验方法及监测系统
CN112464542A (zh) * 2020-12-22 2021-03-09 桂林电子科技大学 一种电子封装器件等效热导率的计算方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100534A (ja) * 2004-09-29 2006-04-13 Casio Micronics Co Ltd 半導体装置
JP2009071251A (ja) * 2007-09-18 2009-04-02 Yokogawa Electric Corp フリップチップｂｇａ基板
CN102569232A (zh) * 2012-01-13 2012-07-11 中国科学院上海微系统与信息技术研究所 圆片级芯片尺寸封装应力缓冲结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094000A (ja) * 1999-09-21 2001-04-06 Fuji Photo Film Co Ltd 半導体装置
CN205355041U (zh) * 2016-01-11 2016-06-29 华天科技（昆山）电子有限公司 带应力释放环的金属凸块结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100534A (ja) * 2004-09-29 2006-04-13 Casio Micronics Co Ltd 半導体装置
JP2009071251A (ja) * 2007-09-18 2009-04-02 Yokogawa Electric Corp フリップチップｂｇａ基板
CN102569232A (zh) * 2012-01-13 2012-07-11 中国科学院上海微系统与信息技术研究所 圆片级芯片尺寸封装应力缓冲结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146093A (zh) * 2020-01-06 2020-05-12 张正 一种半导体堆叠封装结构及其制备方法
CN111162013A (zh) * 2020-01-06 2020-05-15 张正 一种半导体封装结构及一种半导体封装的制造方法
CN111146093B (zh) * 2020-01-06 2021-08-24 亿芯微半导体科技(深圳)有限公司 一种半导体堆叠封装结构及其制备方法
CN112309882A (zh) * 2020-09-21 2021-02-02 中国电子科技集团公司第十三研究所 三维集成器件焊接可靠性试验方法及监测系统
CN112309882B (zh) * 2020-09-21 2022-06-07 中国电子科技集团公司第十三研究所 三维集成器件焊接可靠性试验方法及监测系统
CN112464542A (zh) * 2020-12-22 2021-03-09 桂林电子科技大学 一种电子封装器件等效热导率的计算方法

Also Published As

Publication number Publication date
WO2018192016A1 (zh) 2018-10-25

Similar Documents

Publication Publication Date Title
CN107275237A (zh) 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法
US5847930A (en) Edge terminals for electronic circuit modules
US8097964B2 (en) IC having TSV arrays with reduced TSV induced stress
CN106920778B (zh) 电子封装件及封装用的基板
CN109522649B (zh) 基于正交试验的硅通孔tsv阵列温度优化方法
KR20040041635A (ko) 다중 열들의 본드 패드들을 가진 반도체 칩
US9629241B2 (en) Printed circuit board, ball grid array package and wiring method of printed circuit board
CN103839909A (zh) 用于集成电路封装的可变尺寸的焊料凸点结构
US6884939B2 (en) Constructing of an electronic assembly having a decoupling capacitor
JP2001313339A (ja) フリップチップ型半導体装置の設計方法
CN104037133A (zh) 一种圆片级芯片扇出封装方法及其封装结构
US7282796B2 (en) Electronic assembly having a more dense arrangement of contacts that allows for routing of traces to the contacts
CN203013702U (zh) 封装结构
CN106356344A (zh) 基于三维堆叠封装的风冷散热结构及制造方法
TWI450370B (zh) 具有連結凸塊之電子裝置
KR20060019541A (ko) 상호연결부 패턴 설계
JPWO2011021364A1 (ja) 半導体装置およびその製造方法
CN103970954A (zh) 一种基于鲁棒设计的高密度集成电路封装的优化方法
CN100521170C (zh) 电路组件
TW200844778A (en) Method for designing printed circuit board
Nie et al. Internal defects inspection of TSV 3D package based on thermal distribution analysis
US7317254B2 (en) Semiconductor device mounting structure for reducing thermal stress and warpage
US20170053899A1 (en) OPTIMIZING POWER DISTRIBUTION FROM A POWER SOURCE THROUGH A C4 SOLDER BALL GRID INTERCONNECTED THROUGH SILICON VIAS IN INTERMEDIATE INTEGRATED CIRCUIT CHIP CONNECTED TO CIRCUITRY IN AN UPPER INTERGRATED CIRCUIT CHIP THROUGH A GRID OF MICRO uC4 SOLDER BALLS
JP2012084838A (ja) チップスタック構造
CN211907429U (zh) 凸起基体，电路和倒装芯片组件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20171020

WD01 Invention patent application deemed withdrawn after publication