JP2006100534A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2006100534A JP2006100534A JP2004284197A JP2004284197A JP2006100534A JP 2006100534 A JP2006100534 A JP 2006100534A JP 2004284197 A JP2004284197 A JP 2004284197A JP 2004284197 A JP2004284197 A JP 2004284197A JP 2006100534 A JP2006100534 A JP 2006100534A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- posts
- sealing resin
- rewiring
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【課題】封止樹脂材およびチップに加わる熱応力を緩和することによって、チップクラックの防止に効果的に寄与し、もって、信頼性の向上を図ることが可能な半導体装置。
【解決手段】半導体装置は、シリコンチップ12上に形成された集積回路を覆う絶縁膜14と、絶縁膜14上の再配線と、再配線に接続された複数のポスト16と、複数のポスト16上にそれぞれ配置された複数の半田端子18と、絶縁膜14、再配線、複数のポスト16、及び集積回路の露出面を覆う封止樹脂層20とを備えている。そして、封止樹脂層20の表面であって、隣接する各半田端子18同士の間に、凹状の溝部22を備える。
【選択図】図3
【解決手段】半導体装置は、シリコンチップ12上に形成された集積回路を覆う絶縁膜14と、絶縁膜14上の再配線と、再配線に接続された複数のポスト16と、複数のポスト16上にそれぞれ配置された複数の半田端子18と、絶縁膜14、再配線、複数のポスト16、及び集積回路の露出面を覆う封止樹脂層20とを備えている。そして、封止樹脂層20の表面であって、隣接する各半田端子18同士の間に、凹状の溝部22を備える。
【選択図】図3
Description
本発明は、半導体装置に関するものである。
半導体装置の一構造として知られているWCSP(WaferLevel Chip Size(Scale) Package)構造の端子形状は、BGA及びLGA仕様の2形状ある。そして、LGA仕様のWCSPに封止樹脂材を適用した場合、温度サイクル試験によって、規定値が実証済みである(例えば、特許文献1)。
特許第3430289号公報
しかしながら、BGA仕様の場合、封止樹脂材の適用が想定されていない。このため、BGA仕様のWCSP構造のICを基板実装し、封止樹脂材を適用した場合、温度サイクル試験の結果、規定値よりも小さな値、例えば1000サイクル保証の規定値に対して、400サイクル程度の値でチップクラックが発生する場合があるなど、信頼性が低下してしまうという問題がある。
本発明はこのような事情に鑑みてなされたものであり、封止樹脂材およびチップに加わる熱応力を緩和することによって、チップクラックの防止に効果的に寄与し、もって、信頼性の向上を図ることが可能な半導体装置を提供することを目的とする。
上記の目的を達成するために、本発明では、以下のような手段を講じる。
すなわち、請求項1の発明の半導体装置は、シリコンチップ上に形成された集積回路を覆う絶縁膜と、前記絶縁膜上の再配線と、前記再配線に接続された複数のポストと、前記複数のポスト上にそれぞれ配置された複数の半田端子と、前記絶縁膜、前記再配線、前記複数のポスト、及び前記集積回路の露出面を覆う封止樹脂層と、前記封止樹脂層の表面であって、隣接する各半田端子同士の間に設けられた凹状の溝部とを備えている。
請求項2の発明の半導体装置は、シリコンチップ上に形成された集積回路を覆う絶縁膜と、前記絶縁膜上の再配線と、前記再配線に接続された複数のポストと、前記複数のポスト上にそれぞれ配置された複数の半田端子と、前記絶縁膜、前記再配線、前記複数のポスト、及び前記集積回路の露出面を覆う封止樹脂層と、前記封止樹脂層の表面であって、隣接する各半田端子同士の間に設けられ、片側または両側の側壁部が階段状に形成されてなる溝部とを備えている。
請求項3の発明は、請求項1または請求項2に記載の半導体装置において、前記封止樹脂層の表面であって、最外周に配置された半田端子の外周側に前記溝部を更に備えている。
請求項4の発明は、請求項3に記載の半導体装置において、前記溝部の幅は全て等しく、前記複数のポスト上にそれぞれ配置された複数の半田端子の配置ピッチから、前記ポストの直径を減じた値よりも小さいか、または、前記最外周に配置された半田端子の外周側に備えられた溝部の幅は、前記複数のポスト上にそれぞれ配置された複数の半田端子の配置ピッチから、前記ポストの直径を減じた値の1/2よりも小さく、かつ前記外周側に備えられた溝部以外の溝部の幅は、前記複数のポスト上にそれぞれ配置された複数の半田端子の配置ピッチから、前記ポストの直径を減じた値よりも小さくしている。
請求項5の発明は、請求項1乃至4のうち何れか1項に記載の半導体装置において、前記溝部の深さを、前記封止樹脂層の厚みの1/2以下としている。
請求項6の発明は、請求項1乃至5のうち何れか1項に記載の半導体装置において、前記溝部の幅を、前記複数のポスト上にそれぞれ配置された複数の半田端子の配置ピッチから、前記ポストの直径を減じた値よりも小さくなるようにしている。
本発明によれば、上述したように溝部を設けることによって、再配線、ポスト、半田端子、封止樹脂材およびシリコンチップで構成される接合部に加わる熱応力を緩和することができる。
以上により、接合部が熱応力に強くなり、もって、信頼性の向上を図ることが可能な半導体装置を提供することが可能となる。
以下に、本発明を実施するための最良の形態について図面を参照しながら説明する。
(第1の実施の形態)
図1は、第1の実施の形態に係る半導体装置の構成例を示す斜視図である。また、図2は、図1に示す半導体装置のコーナ部を拡大した部分斜視図である。さらにまた、図3は、図2における絶縁膜の一部を破断して示す部分斜視図である。
図1は、第1の実施の形態に係る半導体装置の構成例を示す斜視図である。また、図2は、図1に示す半導体装置のコーナ部を拡大した部分斜視図である。さらにまた、図3は、図2における絶縁膜の一部を破断して示す部分斜視図である。
すなわち、本実施の形態に係る半導体装置10は、シリコンチップ12上に形成された集積回路を覆うポリイミド等の絶縁膜14と、絶縁膜14上の図示しない銅等の導電材料で公知の配線形成技術で形成された再配線と、再配線に接続され、正方格子状に配置され、銅等の導電性材料をスパッター法、蒸着法、CVD法、めっき法等の公知の堆積方法で形成された複数のポスト16と、複数のポスト16上にそれぞれ配置された複数の半田端子18とを備えている。したがって、複数の半田端子18もまた正方格子状に配置されている。図3に示すように、半田端子18の配置ピッチは、X方向、Y方向ともに等しくPpである。
さらに、絶縁膜14、再配線、複数のポスト16、及び集積回路の露出面を覆い、エポキシ樹脂等の絶縁性樹脂で形成された封止樹脂層20を備えている。そして、封止樹脂層20の表面であって、隣接する各半田端子18同士の中間部に、X方向に沿って伸びる凹状の複数の溝部22Xと、Y方向に沿って伸びる凹状の複数の溝部22Yとをそれぞれ備えている。
各溝部22Xはそれぞれ、深さをD−Dd、幅をWxとし、半田端子18と同様のピッチPpで配置している。同様に各溝部22Yもまたそれぞれ、深さをD−Dd、幅をWyとし、、半田端子18と同様のピッチPpで配置している。また、溝部22Xの幅Wxと溝部22Yの幅Wyとは等しく、溝部22Xの深さと溝部22Yの深さは等しくD−Ddである。ここで、ポスト16の直径をPφとすると、以下のような関係が成り立つ。
Wx,Wy<Pp―Pφ
また、Ddと、封止樹脂層20の最大厚みDとの間には、好適には、以下の関係が成り立つ。
Dd≦D/2
このような溝部22X、22Yを設けていることによって、図1に示すように、各半田端子18は、碁盤の目にそれぞれ配置されたようになる。
Wx,Wy<Pp―Pφ
また、Ddと、封止樹脂層20の最大厚みDとの間には、好適には、以下の関係が成り立つ。
Dd≦D/2
このような溝部22X、22Yを設けていることによって、図1に示すように、各半田端子18は、碁盤の目にそれぞれ配置されたようになる。
なお、図6に示すように、さらに、最外周に配置された半田端子18の外側にも幅Weの溝部22X,22Yを設けるようにしても良い。最外周に配置された半田端子18の幅Weは、最外周以外に配置された半田端子18の溝部22X,22Yの幅Wx,Wyよりも狭く、且つ、We=<(Pp−Pφ)/2の関係が成立する。
次に、以上のように構成した本実施の形態に係る半導体装置の作用について公知である有限要素法を用いてシュミュレーションを実施し熱応力解析を行った結果を用いて説明する。
図4(a)は、この熱応力解析のシミュレーションモデルを示す半導体装置10の斜視図であり、図4(b)は図4(a)中に示すA−A線に沿った断面を示す図である。このシミュレーションモデルの詳細は以下の通りである。
すなわち、半導体装置10のシリコンチップ12の大きさを2.5mm角、厚さを460μm、半田端子18の数を25とした。また、シリコンチップ12上に形成された図示しない集積回路を覆う絶縁膜14をポリイミド樹脂とするとともに、その厚みを4μmとした。また、絶縁膜14上に形成された図示しない再配線の材料を銅とし、その厚みを5.0μmとした。
また、再配線に接続され、正方格子状に配置され形成されたポスト16については、材料を銅、高さを90μm、直径を250μmとした。また、半田端子18の材料は公知の3元系(Sn-Ag-Cu)鉛レスはんだとし、そのサイズは実装基板24と接合した状態で高さ250μmとし、ピッチPpを500μmとした。また、封止樹脂層20の材料を公知のエポキシ樹脂とし、その厚みを90μmとした。
更に、封止樹脂層20の表面に形成される溝部22X、22Yを、各半田端子18同士の中間部に位置させ、シリコンチップ12の表面上に500μmのピッチPpを有する格子状に配置し、各溝部22X、22Yは、それぞれ深さD−Ddを45μmとし、幅Wx、Wyをともに100μmとした。半導体装置10を接合する実装基板24は公知のガラスエポキシ基板(グレード:FR-4)、厚み0.8mmとした。
尚、比較対照となる従来の半導体装置のモデルは、封止樹脂20上に溝部22X,22Yが存在しない点のみが本実施の形態に係る半導体装置10と異なる。
このようなシミュレーションモデルにおいて、図4(a)中に示すA−A線に沿った断面を対象に熱応力解析を行った。図4(b)は図4(a)中に示すA−A線に沿った断面を示す図である。熱応力解析ではMSC社製のシュミュレーションシフトMSC.Marc(汎用非線形構造解析ソフト)を用い、公知であるマップドメッシュ法でX方向、Z方向にそれぞれメッシュMx,Mzをそれぞれ作成した。
また、封止樹脂、半田端子18等設定材料のヤング率、ポアソン比、熱膨張係数等の物性値は全て同じに設定し、封止樹脂層20の形状を変えただけでの比較を行った。なお、図5は、シミュレーションモデルに適用した温度負荷条件を示す図である。図5において横軸は時間(分)であり、縦軸は温度(℃)を示している。
このシュミュレーションによって得られた熱応力解析結果を図7及び図8にそれぞれ示す。尚、図7、図8には実装基板24を示していない。
図7(a)は、本実施の形態に係る半導体装置10を実装基板24に搭載して、高温(125℃)における熱応力解析により得られた熱応力断面分布図である。一方、図7(b)は、従来構造の半導体装置60を実装基板24に搭載して同様な解析を行って得られた熱応力断面分布図である。
図8(a)は、本実施の形態に係る半導体装置10を実装基板24に搭載して、低温(−25℃)における熱応力解析により得られた熱応力断面分布図である。一方、図8(b)は、従来構造の半導体装置60を実装基板24に搭載して同様な解析を行って得られた熱応力断面分布図である。
図7(a)と図7(b)とを、また図8(a)と図8(b)とをそれぞれ比較して分かるように、本実施の形態に係る半導体装置10では、シリコンチップ12層と封止樹脂層20との接合部付近において、低温時(−25℃)、及び高温時(+125℃)ともに、従来構造の半導体装置60に対して熱応力を約30%〜約70%低減できるとの結果が得られた。
この結果、高温時(引張)と、低温時(収縮)との応力差が縮まることにより、応力振幅が低減され、接合部が熱応力に対して強くなる。これによって、信頼性の向上を図ることが可能となる。
さらには、図6に示すように、最外周の半田端子18の外周側にも幅Weの溝部22X,22Yを設けることによって、最外周の半田端子18の外周側に溝部22を設けていない場合よりも、外周側の応力振幅の低減も図ることができるようになるために、より一層信頼性の向上を図ることが可能となるものと予想される。
なお、上記では、X方向及びY方向に沿って直線状に伸びており、かつ断面形状が凹状の溝部22を一例として記載したが、溝部22の構造は、これに限るものではない。例えば、X方向及びY方向に沿って曲線状に伸びていたり、あるいは、断面形状が曲面状であったり、多角形状であっても、同様の作用効果を奏することができる。
(第2の実施の形態)
図9は、図3に対応する第2の実施の形態に係る半導体装置の部分斜視図である。
図9は、図3に対応する第2の実施の形態に係る半導体装置の部分斜視図である。
本実施の形態に係る半導体装置は、第1の実施の形態に係る半導体装置の変形例である。したがって、ここでは、同一箇所については同一符号を付し、重複説明を避ける。
すなわち、本実施の形態に係る半導体装置は、第1の実施の形態に係る半導体装置の溝部22の断面形状を、凹状から階段状に変えた構成とした点のみが異なっている。
このように、溝部22の少なくとも片側の側壁部を階段状とすることによっても、第1の実施の形態で得られた作用効果と同様の作用効果を奏することが可能となる。
以上、本発明を実施するための最良の形態について、添付図面を参照しながら説明したが、本発明はかかる構成に限定されない。特許請求の範囲の発明された技術的思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の技術的範囲に属するものと了解される。
10…半導体装置
12…シリコンチップ
14…絶縁膜
16…ポスト
18…半田端子
20…封止樹脂層
22…溝部
24…実装基板
60…半導体装置
12…シリコンチップ
14…絶縁膜
16…ポスト
18…半田端子
20…封止樹脂層
22…溝部
24…実装基板
60…半導体装置
Claims (6)
- シリコンチップ上に形成された集積回路を覆う絶縁膜と、
前記絶縁膜上の再配線と、
前記再配線に接続された複数のポストと、
前記複数のポスト上にそれぞれ配置された複数の半田端子と、
前記絶縁膜、前記再配線、前記複数のポスト、及び前記集積回路の露出面を覆う封止樹脂層と、
前記封止樹脂層の表面であって、隣接する各半田端子同士の間に設けられた凹状の溝部と
を備えた半導体装置。 - シリコンチップ上に形成された集積回路を覆う絶縁膜と、
前記絶縁膜上の再配線と、
前記再配線に接続された複数のポストと、
前記複数のポスト上にそれぞれ配置された複数の半田端子と、
前記絶縁膜、前記再配線、前記複数のポスト、及び前記集積回路の露出面を覆う封止樹脂層と、
前記封止樹脂層の表面であって、隣接する各半田端子同士の間に設けられ、片側または両側の側壁部が階段状に形成されてなる溝部と
を備えた半導体装置。 - 請求項1または請求項2に記載の半導体装置において、
前記封止樹脂層の表面であって、最外周に配置された半田端子の外周側に前記溝部を更に備えた半導体装置。 - 請求項3に記載の半導体装置において、
前記溝部の幅は全て等しく、前記複数のポスト上にそれぞれ配置された複数の半田端子の配置ピッチから、前記ポストの直径を減じた値よりも小さいか、または、前記最外周に配置された半田端子の外周側に備えられた溝部の幅は、前記複数のポスト上にそれぞれ配置された複数の半田端子の配置ピッチから、前記ポストの直径を減じた値の1/2よりも小さく、かつ前記外周側に備えられた溝部以外の溝部の幅は、前記複数のポスト上にそれぞれ配置された複数の半田端子の配置ピッチから、前記ポストの直径を減じた値よりも小さい半導体装置。 - 請求項1乃至4のうち何れか1項に記載の半導体装置において、
前記溝部の深さを、前記封止樹脂層の厚みの1/2以下とした半導体装置。 - 請求項1乃至5のうち何れか1項に記載の半導体装置において、
前記溝部の幅を、前記複数のポスト上にそれぞれ配置された複数の半田端子の配置ピッチから、前記ポストの直径を減じた値よりも小さくなるようにした半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004284197A JP2006100534A (ja) | 2004-09-29 | 2004-09-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004284197A JP2006100534A (ja) | 2004-09-29 | 2004-09-29 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006100534A true JP2006100534A (ja) | 2006-04-13 |
Family
ID=36240055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004284197A Pending JP2006100534A (ja) | 2004-09-29 | 2004-09-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006100534A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311575A (ja) * | 2006-05-18 | 2007-11-29 | Rohm Co Ltd | 半導体装置 |
JP2009094304A (ja) * | 2007-10-10 | 2009-04-30 | Casio Comput Co Ltd | 半導体装置の製造方法 |
KR100969444B1 (ko) | 2008-05-19 | 2010-07-14 | 삼성전기주식회사 | 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지및 그 제조방법 |
KR101009158B1 (ko) | 2008-07-03 | 2011-01-18 | 삼성전기주식회사 | 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 |
CN107275237A (zh) * | 2017-04-21 | 2017-10-20 | 北京大学 | 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法 |
-
2004
- 2004-09-29 JP JP2004284197A patent/JP2006100534A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311575A (ja) * | 2006-05-18 | 2007-11-29 | Rohm Co Ltd | 半導体装置 |
JP2009094304A (ja) * | 2007-10-10 | 2009-04-30 | Casio Comput Co Ltd | 半導体装置の製造方法 |
KR100969444B1 (ko) | 2008-05-19 | 2010-07-14 | 삼성전기주식회사 | 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지및 그 제조방법 |
KR101009158B1 (ko) | 2008-07-03 | 2011-01-18 | 삼성전기주식회사 | 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 |
CN107275237A (zh) * | 2017-04-21 | 2017-10-20 | 北京大学 | 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法 |
WO2018192016A1 (zh) * | 2017-04-21 | 2018-10-25 | 北京大学 | 提高焊球疲劳寿命的硅岛阵列结构及倒装芯片封装方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100438007C (zh) | 互连衬底和半导体器件 | |
KR101184375B1 (ko) | 패드 영역의 크랙 발생을 방지하는 반도체 장치 및 그 제조 방법 | |
JP5300158B2 (ja) | 成形密着性を向上させたパッケージ化電子デバイス用リードフレーム | |
JP4110189B2 (ja) | 半導体パッケージ | |
JP2010521587A (ja) | 微細ピッチのマイクロ接点及びその成形方法 | |
JPH11354680A (ja) | プリント配線基板とこれを用いた半導体パッケージ | |
JP2005354070A (ja) | ソルダー接合信頼度を高めることができる印刷回路基板及びそれを利用した半導体パッケージモジュール | |
JPS59207645A (ja) | 半導体装置およびリ−ドフレ−ム | |
JP5154611B2 (ja) | 電子素子内蔵型印刷回路基板 | |
JP6797234B2 (ja) | 半導体パッケージ構造体及びその製造方法 | |
TWI390694B (zh) | 用以生產半導體封裝的基體 | |
JP2009194079A (ja) | 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置 | |
JP5000877B2 (ja) | 半導体装置 | |
JP2006100534A (ja) | 半導体装置 | |
JP2007214563A (ja) | 半導体チップパッケージ | |
JP2009004721A (ja) | 半導体パッケージ及びその製造方法 | |
JP2001326429A (ja) | プリント配線基板 | |
JP5465894B2 (ja) | 半導体装置 | |
JP2009176833A (ja) | 半導体装置とその製造方法 | |
US6703286B1 (en) | Metal bond pad for low-k inter metal dielectric | |
JP4976767B2 (ja) | 積層形半導体装置 | |
JP5284125B2 (ja) | 半導体装置およびその製造方法 | |
KR20070083021A (ko) | 휨 방지용 인쇄회로기판 | |
JP2000216282A (ja) | エリアアレイ電極型デバイス、それを実装する配線基板構造、及び回路基板実装体、並びにその実装方法 | |
JP2024075238A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060510 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080108 |