CN107271737A - 晶片级集成电路接触器及构建方法 - Google Patents

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Abstract

本发明公开了用于晶片级的IC电路测试的测试装置。上针和下针(22，62)被配置为彼此相对地滑动并且被弹性体(80)保持为电偏移接触。该弹性体在顶板(22)和底板(79)之间由其自然静止状态被预压缩。预压缩提高了针的弹性反应。针冠部(40)通过与至少一个凸缘(44a‑b)的衔接来抵在板20的上止平面90上以维持相对的共面，从而保证了这些冠部的共平面性。通过建立配准边角(506)并经由在至少一个对角中的弹性体驱动导板进入该配准边角来使该针导板(12)与保持器14维持对准。

Description

晶片级集成电路接触器及构建方法
本申请是基于申请日为2013年6月19日、申请号为201380032930.9(国际申请号为PCT/US2013/046604)、发明创造名称为“晶片级集成电路接触器及构建方法”的中国专利申请的分案申请。
发明人：
Jathan Edwards,美国公民，居住地：Afton，MN。
Charles Marks，美国公民，居住地：Minneapolis，MN。
Brian Halvorson，美国公民，居住地：St.Paul,MN。
相关申请的交叉引用
本申请要求以下申请的优先权，并且以下申请的全部内容通过引用合并于此：于2010年3月10日提交的US-2010/0231251-A1(USSN 12/721039)；于2012年1月4日作为13/226606的CIP提交的USSN 13/243328，该13/226606要求于2010年9月7日提交的临时性61/380494和于2010年9月16日提交的61/383411的优先权；和于2011年10月19日提交的US-2012/0092034-A1(USSN 13/276893)，其本身为于2010年4月21日提交的12/764603的CIP，该12/764603要求于2009年4月21日提交的61/171141、于2009年11月2日提交的61/257236和于2010年2月24日提交的61/307501的优先权。
技术领域
本发明涉及集成电路制造和测试。更具体的，本发明涉及用于测试在半导体晶片衬底上的多个集成电路晶粒(dies)的方法和结构。
背景技术
传统的集成电路制造技术通常包含在单个半导体衬底(称为晶片)上形成多个单独的集成电路。在制造完成后，该晶片通常被切割或被划刻以将单独的集成电路分离成单独的器件(通常被称为单片器件或晶粒(singulated devices or die))或分离成整行器件(通常被称为“长条(strip)”)。通常，在晶片上，这些单独的单片集成电路器件(“芯片”)被称为晶粒(dies)或粒块(dice)，它们在晶片上彼此间隔分开以容纳用来分割晶片的切割工具。因此晶片的外观为被可以容纳切割操作的交叉线分离开的一系列集成电路晶粒。这些线通常被称为划刻线、道或路。这种晶粒可以放置进IC封装体中，并且导线会由该晶粒连接至该IC封装体中的引线。随后即可以在该封装体引线或触点上进行测试，该触点相对而言比IC晶粒上的触点大得多。因此用于测试IC引线封装的技术并不特别类似于晶片级测试，并且我们发现在没有实质上的修正和创新的输入的情况下，IC封装引线测试的原理是不可行的。
在很多情况下，测量晶片级或长条级的单独的集成电路晶粒的电学功能被认为是有优势的。即，在晶片被分割并且单独的集成电路晶粒彼此分离之前。典型地，通过将一系列测试探针放置为与在每个集成电路晶粒的曝露的表面上形成的电输入输出(I/O)垫片、或焊接垫或凸起接触来执行该测试。如果集成电路晶粒随后被封装，那么这些I/O垫片通常连接至引线框的元件。在Corrigan的美国专利5532 174中示出了这种测试器的示例。
半导体集成电路器件(“晶粒”)还可以在它们仍处于半导体晶片(形成该晶粒的晶片)上时被测试。这种晶片级测试通常是基于每个芯片来完成的，其中，采用通常被称为晶片探测器的精密晶片处理系统来使探针尖端与给定芯片的焊接垫接触。对于每种应用，探针的具有特定设计的空间配置(一般被称为探针阵列)与焊接垫的空间阵列相匹配。在晶片探测器中，单个的晶粒或多个晶粒均可以经由测试器来通过探针尖端被刺激和测试。对于每个晶片探测器步长指数均测试单个晶粒的情况，探针阵列通常被称为单位点(singlesite)。对于每个晶片探测器步长指数均测试两个或更多的晶粒的情况，探针阵列通常被称为多位点(multi site)。在单位点或多位点晶粒被测试之后，晶片探测器系统指向会被同样地测试的下个晶粒或晶粒组等。探针阵列通常被固定在印刷电路板(PCB)元件上以使得信号线回路可以与测试系统连接；所述探针阵列和PCB的这种组合通常被称为探针卡。
但是，已经存在可以测试整个半导体晶片的晶片探测器和大探针阵列系统，其可以同时地测试晶片上的所有晶粒(即芯片)或同时地测试晶片上的大部分晶粒。此外，这种系统还可以用于以超越基本功能的方式测试晶片上晶粒，以向芯片施压有限的时间段，从而达到清除早期潜在故障的目的，其过程在本领域中被称为“烧入(burn in)”。在Cram的美国专利7 176 702中示出了示例性系统。
发明内容
以下内容意在帮助读者理解整个发明和权利要求。本发明的范围由权利要求所限定，而并非由下述内容限定。
本发明公开了一种测试接触针装置或探针阵列以暂时地接触晶片级集成电路器件上的测试垫，其中该测试垫包括与晶片上的测试晶粒粘附以形成电接触的金属膜、电镀凸起或焊球材料。公开的测试接触针装置包括至少一个上端针，还包括纵向延伸，至少一个横向凸缘或一些其他接触面，以及用于接触底端针的接触面。公开的测试接触针装置还包括至少一个具有用于与上端针接触的接触表面的下端针和脚，所述针通过偏移力完好地固持，该偏移力将接触面维持到一起但彼此之间具有可滑动的关系。还存在处于未压缩状态时具有预定高度的弹性材料，该材料环绕针以制造偏移力并且维持表面为可滑动的电接触。还存在位于弹性材料顶部的刚性顶面，该上止表面包括至少一个孔径和至少一个通道，所述孔径用于接收所述纵向延伸的一部分，具有上止壁和凹槽的通道用于接收和接触在针上的所述至少一个凸缘或其他接触面，所述通道的尺寸足够大以与侧壁最小的摩擦接触来接收所述凸缘；使得所述上止表面通过其与凸缘的接触来为上针提供向上停止限制。该通道可以为凹陷、凹槽或具有类似限制效果的立壁。
上止表面固定在所述脚或其他底部边界层上方预定距离处的位置，所述距离小于未压缩的弹性材料的高度与至少一个凸缘的高度之和，因此该弹性材料在上针与IC垫接触之前处于预压缩状态。当结合所述上端针的横向凸缘元件使用时，该上止表面的预定位置会提供精确的基准。该预压缩状态会为该上端针提供负载力以抵住精确的上止表面。此外，预压缩状态还会提供更均匀的偏移力以在针接触IC垫时抵住该针。若没有预压缩，当该弹性体进一步压缩时，该针的初始移动将比随后移动具有更低的反应力。
本发明还公开了一种用于与在晶片级的被测试集成电路器件上的测试垫暂时接触的接触针阵列装置，包括上接触针，被配置为当与所述垫接触时沿Z轴向下移动，所述针具有：纵向上部，具有尖端和底端；一对横向延伸的凸缘(或其他停止衔接组件)，具有预定宽度和上边缘，所述凸缘从所述上部的所述底端延伸出。还存在从所述凸缘延伸出的下部、在所述下部与所述上针可滑动地接触的下针、以及作为包括具有低膨胀系数的实质上不吸水的材料的刚性板的上止板。上止板的底(或其他接触)表面包括多个间隔分离的平行凹槽，所述凹槽的大小恰好能以最小的摩擦接触来容纳所述凸缘，并且能将所述凸缘限制在预定方向，至少一个所述凸缘的上边缘接触所述板的所述底表面以为所述针界定上移动极限；使得所述针的旋转移动被限制并且具有通过所述板进行限定的上移动极限，从而在允许所述针沿Z轴移动时保持所述针在各轴内对准。该针的移动较好地被限制使得该凸缘绝不会完全脱离该通道。
本发明还公开了一种为晶片级的被测试集成电路上的测试垫提供多个共面接触针冠部的方法，包括具有以下所有或一些步骤，可以为任何顺序：为所述针形成具有孔径的顶板(以下称为针导板)，使得所述冠部从所述孔径突出；在每个所述针上形成停止凸缘元件；在所述顶板的下侧上形成上止部；配置每个所述针以在所述停止元件和所述上止部之间衔接，从而限制所述针沿Z轴向上移动；在顶板的所述下侧形成通道，所述通道的大小为能够接收所述针的一部分使得所述针在所述通道内的旋转被限制，使得所述针的Z轴向上移动限制受到上止接触的限制。该针移动被限制使得所述凸缘绝不会完全脱离该通道。
该针导板可以通过机制或模型工艺来制造并且可以优选地由陶瓷材料或玻璃填充复合物构成。
本发明提供一种为抵在晶片级的被测试集成电路上的测试垫的多个接触针提供均匀弹性向上偏移力的方法，具有以下所有或一些步骤，可以为任何顺序：将具有楔形接触表面的上针插入至弹性块；将具有楔形接触表面的与所述上针的楔形接触表面接触的下针插入至所述弹性块中；以及通过限制在上板和下板之间的所述块来以预定量预压缩所述块。该预压缩量可以各种方法来完成，但主要作用是获得均匀的z轴弹力来回应与IC垫的接触。如果没有预压缩，那么由于该弹性体在初始压缩式的“松弛”，弹力会极不一致。本发明还公开一种用于集成电路测试设备的将具有边角的针导板精确对准进具有类似的边角并且尺寸可以接收所述针导板的保持器板中的方法，包括任意顺序的以下步骤：
a.精确地定位配准边角和所述保持板和所述针导板的相邻的侧壁；
b.将所述针导板松弛地插入所述保持器；
c.将至少一个对角相邻的边角的侧壁中的偏移元件插入所述一个边角中并且将所述针导板偏移进入所述配准边角中，
使得所述针导板会对准进所述配准角中。
该方法还包括将偏移元件插入至至少两个边角中。
该方法还包括将偏移元件插入至除了所述配准边角之外的全部边角之中。
该方法还包括切除或形成该配准边角或该针导板上的边角(或两者)，使得该边角本身不接触或碰到，但它们由边角延伸离开的侧壁将会精准地衔接。这样会避免边角稍微错配而阻碍侧壁正确衔接以提供对准的问题，其原因在于加工精确的侧壁比边角更加容易。
本发明还公开一种用于集成电路测试器中的测试针的精确对准的对准系统，包括以下任何或全部元件：
a.针导板，具有至少两个边角，一个所述边角为配准边角而其他所述边角为被驱动边角，所述边角具有由其延伸出的侧壁；
b.保持器板，用以接收所述导板，所述保持器具有孔径，所述孔径的尺寸通常为可以接收所述导板并且同样具有至少两个边角；所述保持器包括从所述边角延伸远离的侧壁，一个所述边角为配准边角，其与所述导板一起界定所述测试探针的精确位置；其他所述边角为驱动边角；
c.所述驱动边角的侧壁中包含凹槽；
d.所述导板的所述被驱动边角的所述侧壁中包含凹槽；
e.弹性材料，其装配于所述驱动凹槽和被驱动凹槽中，用以将所述针导板从所述被驱动边角偏移进所述保持器板的所述配准边角中；
使得所述导板会在偏移力下通过与配准边角的匹配来与所述保持器精确配准。
该对准系统还包括所述被驱动边角的半径被放大，使得当所述针导边角被插入时会在侧壁之间实质地形成接触。
该对准系统还包括所述驱动边角的半径被缩小，使得当所述针导边角被插入时会在侧壁之间实质地形成接触。
该对准系统还包括使用圆柱形弹性体作为偏移元件。
附图说明
图1为晶片探针系统和晶片的组件的子集的示意图。
图2为探针阵列附着于探针卡印刷电路板(PCB)时的示意图，该装置通常称为探针卡。
图3为探针阵列的顶视平面图。
图4为图2中探针阵列的等角图。
图5为图3中探针阵列部分断开的侧视透视图。
图6为未压缩状态中一对探针的侧视平面示意图。
图7为类似于图6但探针处于压缩状态的示意图。
图8为类似于图6的侧视平面示意图，但示出了接触球和添加的各层。
图9为类似于图8的示图，但针处于压缩状态。
图10为图3示出的阵列的顶部的等角图。
图11为图10中所示的阵列的部分的底侧等角图。
图12为类似于图11的视图，其中针被移除。
图13为类似于图10的视图，其中针被移除。
图14为图3的阵列部分断开的侧视图。
图15为弹性层的顶视平面图。
图16为该弹性层的侧视图。
图17为顶部陶瓷板的顶视平面图。
图18为图17中的板的底视平面图。
图19为类似于图18的底视平面图，其中示出了定位柱(retention post)。
图20为具有定位柱的针导板由底部观察的底部等角图。
图21为类似于图20的视角旋转180度的示图。
图22为针导板底部的类似于图20的示图，但具有Kapton匣插在定位柱上。
图23为类似于图22的示图，但旋转至不同的视角。
图24a至图24f为具有双边缘冠部和凹槽的单独上针的以下各视角的示图：a：顶平面图；b：侧平面图；c：前平面图；d：另一侧平面图；e：侧透视图；f：底平面图。
图25a至图25f为具有4顶点冠部和横向凹槽的单独上针的以下各视角的示图：a：顶平面图；b：侧平面图；c：前平面图；d：另一侧平面图；e：侧透视图；f：底平面图。
图26a至图26f为具有4顶点冠部和中央凹槽的单独上针的以下各视角的示图：a：顶平面图；b：侧平面图；c：前平面图；d：另一侧平面图；e：侧透视图；f：底平面图。
图27a至图27f为具有楔形冠部的单独上针的以下各视角的示图：a：顶平面图；b：侧平面图；c：前平面图；d：另一侧平面图；e：侧透视图；f：底平面图。
图28a至图28f为具有凿形冠部的单独上针的以下各视角的示图：a：顶平面图；b：侧平面图；c：前平面图；d：另一侧平面图；e：侧透视图；f：底平面图。
图29a至图29f为具有双凿形冠部的单独上针的以下各视角的示图：a：顶平面图；b：侧平面图；c：前平面图；d：另一侧平面图；e：侧透视图；f：底平面图。
图30为探针尖端/冠部被示例性Kelvin接触系统覆盖的透视图。
图31为探针尖端被示例性Kelvin接触系统覆盖的顶部平面图。
图32为图31中Kelvin接触系统的放大图。
图33为针阵列的透视图。
图34a和图34b为类似于图5和图6的侧平面图，示出了DUT的球触点与完全下压的针在最初衔接时(34a)和最后衔接时(34b)的情况。
图35为类似图33的但具有长针的变化的实施例的透视图。
图36a和图36b为图35中的具有长针的变化实施例的侧平面图，示出了DUT的球触点与完全下压的针在最初衔接时(36a)和最后衔接时(36b)的情况。
图37为探针卡板、导板/针导和针阵列的顶部平面图。
图38为图37的导板/针导阵列的顶部透视图。
图39为图37的探针卡板/保持器的顶部透视图。
图40为图38和图39的组合的底部分解透视图。
图41为保持器的边角的一部分的局部放大顶部透视图。
图42为示出了弹性体插入的一个阵列的一部分的局部放大顶部透视图。
图43为示出了弹性体的探针卡板/保持器的边角的一部分的局部放大顶部透视图。
图44为针导、弹性体和保持器沿靠近边角的边缘的横截面图。
具体实施方式
典型的IC晶片包含1k～22k个晶粒，这些晶粒通常被组织为被水平和垂直的划刻线进行分割的规则矩阵，以用于稍后切割成安装在具有引线和触点的IC封壳中的单独的晶粒或芯片。本发明主要用于：在一个阵列(例如在地理上大致邻接的晶粒的图形)或同时多个阵列中的单独晶粒或晶粒组被沿划刻线切割之前(随后，每个晶粒被嵌入至具有引线或触点的IC封装中)，对其进行检测。
如图1和图2所示，在优选实施例中，触点的探针阵列10被固定至通过保持器(retainer)工具粘附至探针卡板14上的针导板(pin guide plate)或针导中，该固定过程优选地通过紧密压装配准以防止移动。所述保持器可以包括相框开口，该相框开口具有阶梯状突缘(ledge)以容纳在针导板12上的类似的突缘。优选地通过将对准针压装进保持器的方法来限制横向移动自由度，从而确保相对于探针卡或PCB的配准。该保持器可以经由螺丝紧固件等紧固至探针卡。
在装配时，针导板12紧靠PCB探针卡11。该板的优选材料为可机器制造的陶瓷，例如或但或其他复合物也可被替代地采用。PCB板包括多条迹线(trace)，其将信号线由探针阵列连接至测试系统的连接器。由PCB、保持器和探针阵列组成的探针卡板/保持器14被装载在“晶片探测器(wafer prober)”(未示出)中，该晶片探测器为机器人式的机器，其握持住探针卡和晶片8于卡盘(chuck)6上，并且优选地将晶片移入定位，然后与导板12接触。或者，该板可以移动而该晶片不能活动，但这种情况在现有晶片探测系统中并不常见。该晶片探测机器人在本领域中是公知的，并且诸如TEL(TokioElectron)TSK Solutions/Accretech、以及electroglass等公司均已出售。现有技术的探针阵列采用微弹簧针、弯曲梁、和悬臂结构来构成，其均受制于(尤其在高频时)较差的性能，其电容和电感均为限制元素。
该探测机器人以熟知的照相系统(该照相系统将基准标记定位在该阵列的针上)来定位阵列的位置并使晶片与所选择的针接触，从而进行测试，将在下文进行说明。该照相系统主要包括向上和向下瞄准照相机，其中一个用于校准晶片上的定位并且另一个用于在针阵列上的校准。一旦校准完，该两者/任一个的移动被追踪，并且该探测器将知道到该晶片上每个晶粒的正确步数。
阵列10为触点针22/62的封装体，其形成了多层封装体的一部分。该封装体10具有设置了多个孔径22的针导板20，探针30的上部穿过这些孔径并且突出出来，如图3和图4中所示。在图13和图14中，可以看出孔径32的优选构造为中央部分具有多个矩形槽或通道96的圆环，该矩形槽或通道96具有的平行侧壁的尺寸可以接收具有类似横截面的针22的横杆凸缘部分44a-44b。所形成的通道结构维持了针的对准并且防止其旋转，因此控制了所有针的定向。所述旋转为一种扭转或扭动操作，其会使得平面接触面52/53(图8)不再共面并且由此具有较少的共同的电接触表面。
在图5至图7中可以更清楚地看到针22的上探针部分，其中每个针22的上探针部分具有与晶粒接触的冠部40、以及优选地具有上述矩形横截面的延长主体42。其他诸如椭圆、三角形、配键式(具有键槽)等横截面也是可行的，只要该横截面被用于与孔径32或其一部分中的类似形状匹配，从而取代或附加于通道96来维持上探针的旋转对准。
可以通过在针导板20中制造通道96来实现防止针42旋转并且维持针42的对准的优选方法，如在图5、图10、图11、图12、图13、图18、图19、图20和图21中可清楚地看到的。优选地在制造了凹槽或凹陷96的平行间隔分离的侧壁97(图12)中的材料中形成或切割出这些通道，该通道上部内壁上具有孔径32以允许上针部分42通过。孔径32可以为具有足以允许部分42通过但还阻止其旋转的平行间隔分离的侧壁的圆形、或类似的形状。由于这些平行间隔分离的侧壁97已经实现该功能，因此除非两者均是需要的，否则可以省略其中一个。壁97的优选尺寸为通过间隔分离来提供低电阻(并且可以被诸如等低电阻材料涂覆)，该间隔分离要充分以当针正确定向时壁97不与针接触，但又要足够近使得如果针旋转则立刻会与该壁衔接并且被重新定向。通道接收横杆凸缘44a-44b并且阻止其旋转或改变对准，使得它们为下针在其接触表面52/64(图6)处提供具有最大量接触面积的良好对准。如图11中所示的针66。图20至图22示出了由底部观察的不同视角的就位的顶部针22。图20至图22还示出围绕在针导板20的周围的对准柱55。对准柱55维持诸如底部Kapton层等各种层的对准。
在主体42的底部为左和右横杆凸缘44a-44b，其中一个包括用作为基准标记的可选择凹槽48以协助由上方观察位于针右手侧或左手侧的装配器或机器。其也可以用于对准目的。这些凸缘还作为用于在Kapton层92(以下将进行描述)和针导板20的下表面中的键位插槽的键来操作。
横杆凸缘44a-44b为上部42提供上限制器。在优选实施例中，重要的是，所有冠部40均维持为彼此之间具有较好的共面关系(优选地在30微米之内)。对于传统的半导体晶片工艺，晶片测试垫、凸起或球被假定为同样很平坦，因此每个冠部与晶片的接触必须处于相对相等的压力以防止损伤晶片。这可以通过使得所有冠部共面而针偏转压力基本上相等来实现。对于新型3D晶片工艺，可能需要多个不同高度的平面以用于晶片测试垫、突起或球，但假定条件是每个平面的平面化需求同样为必须在30微米之内共平面。
上针22的底部50的特征为具有大致平坦部分52，该平坦部分52为楔形从而可滑动地与下针62的类似平坦表面64衔接/配合。当压缩时表面52和64会互相滑动。该两个针均为导电性的并且由此会传送信号至下针62的摇动脚(rocker foot)66处的负载板70上。脚66优选地为弧形底，但其他诸如平直、或在脚的中央具有半圆形或部分圆柱形突出部分67的形式也是可行的。脚66可能为遍布整个底部的弧形，或为所示的在半球体、或半圆柱形/部分圆柱形突出部分67的一部分上的弧形。其会造成“摇动”的底部，其允许该脚能够适应于负载/接触板中的变化。该突出部分优选地与该底部/脚的两端等距、或其中心正对着穿过该针的中点或重心的轴线。该半圆形状也可以被允许摇动动作的其他形状所替代。该摇动动作会提供协助来移除在突出部分或接触负载板上的任何氧化物。具有任意形状的突出部分(虽然其优选的形状为所示的部分圆柱形)的另外的优点为负载板上每单位面积上的力会增加，从而提高该板电接触的品质。该突出部分为类似于截断的圆柱的弧形，但其具有大致平滑地斜入至该脚的剩余部分的壁。顶板20优选的由陶瓷材料或(例如SiCC18、SiN310Shapal MPhotoveel(Ferrotec)、MM 500或其他具有低膨胀系数的材料)制成。或者，诸如Torlon的复合材料可满足一些具有更受限的热或湿度暴露的用途。
优选材料可以可预知地形成或铣成为大容差的已知厚度、非常平坦、并且具有低的热膨胀系数和非吸水特性，从而避免由于不同的天气条件导致的膨胀。使用器件时所处的芯片测试房不总是被良好地控制了温度和湿度，因此针导板材料必须足够稳定来以共平面状态传输针冠部40。顶板20也必须可铣削或可成形以具有上述矩形通道96。
针22和62通过(例如)至少部分地环绕针的弹性体80来彼此相对向上偏移。这会对横杆凸缘44a-44b提供向上偏移。下针实际上通过相同的弹性体被向下驱动抵住负载板，从而在其两者之间产生牢固的电接触。弹性体80可以包括或其他弹性材料的顶层和底层122以作为另一可用以在针的窄颈部区域54以将针固持于弹性体中的工具。在优选实施例中，层122具有的孔径大于针的窄颈部区域54但是小于较宽的部分50、68，因此针将被弹性地限制在层中。
上针22在Z轴方向上移动的Z-高度上限由上止表面(up-stop surface)90和针22的与上止部分衔接的某些部分来界定。在优选实施例中，上述衔接部分为横杆凸缘44a-44b，但其也可以为用于该目的的任何在针上的突出部分。有可能针导板20的其他表面和针22的其他部分为上针形成了上止部分90、190、390的组合。其为该针的最高移动点。该板20的下表面上止部分被定位为使得冠部40的突出部分全部位于同一平面中。该冠部的优选突出部分为75微米。
还需要在针22移动时的向上力相对均匀。其通过弹性体80的预压缩/预加载来达成。在图6中，通过针导板20的上止表面90来向下预压缩针22，使得当针22衔接至晶片并且被压缩时，压缩反应的力相对均匀。如果针未被压缩，弹性体将呈现均匀性小得多的反应，因此在随后向下的针开始偏转时的力较小。该弹性体在其已经处于压缩状态时呈现出更好的均匀性。优选的预压缩为约80微米。
该冠部或尖端40执行多个功能。首先，当然，其会与晶片测试垫或电极形成电接触。晶片测试垫可以包括金属膜、电镀凸起或焊球的形式。在其他实施例中，如本领域公知的，每个冠部可以具有Kelvin式的接触(驱动和感测)以保证可靠的检测。
冠部还需要除去在接触测试中积累的任何残屑。
最后，冠部还需要为探测器中的将阵列与晶片在精确点上对准的照相系统提供基准识别。该照相系统必须能够通过冠部上的可识别人造物来识别冠部以及冠部中心，而不论它们在该处是由于其他原因或只是为了增加识别可靠性的目的。例如，诸如“xx”的十字线可以放置在冠部的底部以作为识别点。如果每个冠部包含这样的一个标记、或阵列的边角被这样标记、或其他已知的组合，则计算机可以计算整个阵列的位置。由于冠部具有向上反射侧向照明(即垂直于针的移动)并且在其他暗场中提供非常亮的光点的小刻面，因此还优选的是提供侧向照明来提供更大的对比给探针的位置校准相机。
各种不同的冠部形状均有可能。图24a至图24f、图25a至图25f、图26a至图26f、图27a至图27f、图28a至图28f和图29a至29f示出了多个实施例。每个实施例中除了冠部40随各图改变之外其余部分均相同。图24a至图24f中冠部具有两个凿状的平行间隔分离的凸脊240a-b，其两者之间具有弧形的半球形凹谷240c。在图25a至图25f中，冠部40还包括垂直于凹谷240c的交叉半球形凹谷240d，其在图中可选择地被示为V形凹谷，虽然其也可以为半球形。这样会在冠部上产生四个尖点。图26a至图26f类似于图25a至图25f，除了所有的凹谷250e-f均为从冠部尖点形成的V形尖锐的平坦壁面。在图27a至图27f中，冠部为具有单个平坦斜壁240g的凿形，从而形成楔形冠部。在图28a至图28f中，冠部为具有会聚的平坦侧壁240h-i的双凿。图29a至图29f中，冠部为图28a至28f的翻转，其中侧壁240j-k向内朝底谷线倾斜。
在针导顶板20和弹性体80之间为保持层122，其优选地为来自于Dupont的聚酰胺薄膜或等同物。在施加顶部表面之前，该层维持针的定位。
图11示出了阵列10的上部，其中横杆凸缘44a-44b位于通道96中。下针62也可以位于类似的具有通道的板中，但通常其并非必需的。
上针22和下针62均至少部分地插入弹性体80(将在图15中进一步示出其细节)中。针被放置进空间空隙81中，而八角形空隙83提供在压缩和预压缩期间使用的占用空间。如果没有空间，那么被压缩的弹性体无处可去，因此弹性体将会对压缩有较不均匀的抵抗/反应。空隙81典型地为正方形或矩形，并且比将其捕获在内的针50、68的部分的横截面更小。该结构会提供维持接触表面52、64为平面配准以最大化电表面接触的偏移力。
图8和图9类似于图6和图7，除了它们包含了与冠部40接触的球/垫120。此外它们还示出了在弹性层80的上下表面上的层122。该层122包括足够大以允许所示的针的部分插入的孔径(未示出)。
图30、图31和图32为图4中阵列的视图，但还包含用于Kelvin接触的电路。Kelvin感测电路在本领域中是公知的，并且提供了最小化测试错误的方法。它们需要额外的触点来在每个垫、隔离且机械化的独立探针上制造多个很小且间隔很近的接触点。
在图31中，冠部40为具有被凹槽或凹谷分隔开的两个纵向凸脊的楔状结构。该凹谷中设置了聚酰胺或其他绝缘体124，其放置进并且跨过了在凸峰针触点150a-b之间的凹槽，在此情况下该触点为如图29a至29f中的倒楔形。凸峰150a-b的侧壁捧持着Kelvin绝缘体124并且为该绝缘体提供充分的支撑来保持其与凸峰150a-b共平面。也有可能只有该绝缘体的远端126被冠部的一部分支撑。绝缘体的顶部应用了导电轨线130，其给其他在Kelvin电路中的导体(典型的为感测引线，具有的力导体为冠部凸脊)供电。该导电轨线会由每个冠部沿引线132延伸回该Kelvin电路。由于Kelvin轨线会封闭冠部中的凹槽，因此照相系统不能使用冠部内的任何基准标记。因此基准标记可以置于轨线或绝缘体上，如134处以“xx”所示。
图35-图36a和图36b示出了可选择的实施例。
在上一个实施例中，如图33-图34a和图34b中所示，针42和66如前所述(见图6-图9)。接触球/垫120以横截面示出。在针42的顶部首次与球120衔接的点处(图34a)，在相邻的球120a与板20的表面之间存在大间隙42。但是如果球120被错误地成形或是“双球”(缺陷),那么有一定几率不存在间隙45并且球120a将实体地撞击到板20的表面从而有可能造成损伤。注意到“球”不需要为圆形，其意味着在DUT上的任意突出接触表面。图35-图36a和图36b的实施例考虑了避免由于缺陷球形状或高度导致的这些后果。
为了使一个实施例的元件扩展到至其他实施例中的类似元件，其数字编号被标以300的序号，即42类似于342。一种解决上述问题的技术方案为当DUT在测试位置时增加针342的延伸至板20上方的部分410的长度(即所示的针342的最大化移位)。针的移动距离(冲程)被限定为上针在测试位置和非测试位置之间的移动距离。在之前的实施例中针移动优选地被限制以使得凸缘从未离开通道，由于很多原因，其需要针延伸超出表面20的部分尽可能地小。如图7中可以看出，在测试模式中针的暴露部分几乎与表面20平齐，然而在图35-图36a和图36b中，测试位置410处针高度实质上更大，至少即使在球320a为双倍高度球、1.5高度球或其他错误成形形式时足以阻止球320的表面接触20的表面。在非测试模式时，板20上方的针高度如412所示。因此，在此实施例中，测试位置的针高度足以使得另一个球(通常为相邻的球)不会接触板20的表面。一个这种限制为针顶点绝不会低于接触球高度的50％或10-50％、或只是足以使任何接触球(不考虑其高度)不会接触表面。在优选实施例中，针342的移动大于针42。当图7和图36a比较时，远端尾部412可以移动至、但优选地不接触针366的脚。优选地通过将晶片放入测试插座中的探测器来控制实际的针下移。当针被朝向彼此驱动时，如果适当的定位失败时，可能会存在数个可能的硬止点，这些硬止点优选地是不需要的。例如，横杆凸缘344b的下部与针366的近端、以及针342的远端与针366的脚之间的接触，如图36b中所示。在优选实施例示出的该配置的弹性体具有环绕弹性较大的层416的低弹性弹性体414、418的两个较薄层，弹性层416为针提供了大多数偏移力。因此如果上针在412处破底而出，则由于针342的远端会作为插入物而保留，因此下层418会分隔开针的接触。允许这种额外的移动的结果为针的伸长的横向部分342比之前实施例中更高并且对准通道396更深。具体的，通道凹槽396的深度必须等于或大于针在测试位置和非测试位置时的暴露高度之差(即412小于410)。在优选实施例中，横杆凸缘344a的高度同样必须等于或大于该差值以维持通道396的键控效果。不论通过上述方式或其他方法，优选的是横向对准部分342必须在整个针移动期间至少部分地与通道396衔接，从而保持针被凹槽套合以避免旋转。
用以将导板12插入进探针卡板或保持器14中的结构的更多细节将随后说明并在图37至图43中示出。
保持器14和导板12的配准对于探测器准确获知针相对于IC的排列十分重要。由于尺寸很小，因此本发明中的技术方案要确保具有很多探针阵列的导板会与探针卡板可靠地对准。
将导板与探针卡板的每个边角对准十分地困难，但有可能沿其两个(或三个)边缘来对准并且将导板偏移地压入与这两个(或三个)边缘相关的可靠位置。这比试图对准4个边缘更加可预知。
在图37中，保持器14具有4个边角502a-d，每个边角具有所示的相交的成对边缘504a-h。在图39中，导板被移除，可以看到这些边缘。在一个实施例中，边角502c被指定为“配准或参考边角”(虽然任意边角都是可接受的)。因此，至少边缘504e-f会通过将导板偏移压入边角的方法而用于该导板的配准。在优选实施例中，边缘504g和504d也会由于其与边角504c处于同一条线上而提供配准。该配准边角的对角上的驱动边角为偏压弹性体的主要位置。还有可能剩余的两个边角可以具有弹性偏压。也有可能存在多于或少于4个的边角，例如在三角形或多边形的情况下，但相同的原理同样可供精确对准，即存在被精确地铣成或形成以用于对准的配准角(或更精确而言，与该角相邻的侧壁)，该形状的剩余边缘/边角可以被用于驱动针导板进入配准角。
图43提供边角502a的放大视图，示出了偏移机制，其优选地通过在侧壁中提供的凹槽506a和506b来提供。这些凹槽/凹痕的纵向均沿着侧壁的一部分，并且这些凹槽/凹痕具有足以接收弹性圆柱形组件510的深度。该组件同样在图42(示出了导板/针导12的边角)中示出，但在两个位置中示出的为相同的组件。在优选实施例中，由于针导的边角被切除/缩减半径、或者保持器的边角被切深/增加半径，因此针导12的边角并未实际地与保持器14的边角衔接。这确保了与边角相邻的侧壁被用于配准。如果上述配置未完成，边角安装时的微小的失准将会妨碍两部分的侧壁匹配以及提供精确配准。
至少有一个或两个弹性体510用于驱动针导进入配准边角，但优选的结构在与配准边角之外的边角相邻的所有壁中的缺口中提供弹性体，而配准角中必须具有无间隙的材料对材料的直接接触。
为了允许弹性体510插入，与边角相邻的侧壁的上边缘被轻微地切除/斜削，并且由于相同的理由沿保持器的边角提供去除。甚至即使配准角没有使用也可以具有该切除，从而允许任何边角均可作为配准角。弹性体可以为橡胶圆柱体或其他偏压元件。它们优选地在针导12被插入至保持器14之后进行安装并且随后被粘合至合适的地方，也可以先进行粘合然后再插入针导。箭头530(图39)示出了由弹性体产生的偏压力，将驱动针导进入其配准角中。
图44示出了保持器14和针导12在边角处相会并且弹性体在合适的位置时的横截面图。在此实施例中针导由底部插入，使得突缘520与保持器上的突缘522衔接以阻止退出。注意到针导也可以具有合适的突缘变化而从顶部插入并且停止。切除凹槽526(图38)还可以用于为导板的移除提供插入空隙。
偏压弹性体52部分地容纳于凹槽506b中，但在优选实施例中，其还具有在针导12中的类似的凹槽511，使得该弹性体会被完全捕获而不会脱出。
如上所述的对本发明及其应用的描述均为示例性的，其并非试图限制本发明的范围。可以对在此公开的实施例进行各种变化和修改，并且本领域技术人员在学习本专利文献后可以理解实施例的各种元素的实际应用替换以及等价物。可以在不脱离本发明的范围和精神的情况下对本文公开的实施例进行这些和其他的变化和修改。

Claims (13)

1.一种用于与在晶片级的被测试集成电路(DUT)上的测试垫暂时接触的测试接触针装置，包括：
a.至少一个可滑动的上端针，其进一步具有用于接触所述DUT的顶延伸部分，至少一个横向交叉组件凸缘和接触表面；所述上针可以在非测试位置和测试位置之间滑动；
b.至少一个下端针，具有脚和类似的接触表面；
c.所述上针和下针通过偏移力保持接触，所述偏移力将其各自的接触表面维持在一起但彼此之间具有可滑动的关系；
d.弹性材料，其在非压缩状态下具有预定高度，所述材料环绕所述针以制造所述偏移力；
e.实质上刚性的顶针导面，其位于所述弹性材料的顶部，包括一对间隔分离的平行壁以为所述凸缘界定出导向通道、所述平行壁之间的为所述针界定出上止表面的上壁、以及在所述上止表面中的用于接收所述上针的突出远离了所述针导面以与所述DUT接触的延伸部分的孔径，所述通道尺寸足够大以在最小化与平行壁的摩擦接触的情况下接收所述凸缘；所述上止表面凭借其与所述凸缘的接触来为所述上针提供向上停止极限；
f.所述导向通道具有的深度足够容纳所述凸缘以防止由所述非测试位置至所述测试位置发生的针移动距离之间的旋转，使得在所述针移动距离上所述上针和所述下针接触表面最大化地彼此接触。
2.如权利要求1所述的装置，其中所述针移动距离定义为上针延伸部分在非测试位置时的最高点与所述延伸部分在测试位置时的最低点之间的距离，并且其中所述通道的深度等于或大于所述针移动距离。
3.如权利要求2所述的装置，其中所述上针延伸部分在测试位置中的所述最低点永远大于所述DUT上的任意测试垫的高度。
4.如权利要求2所述的装置，其中所述上针延伸部分在测试位置中的所述最低点大于所述DUT测试垫的一半高度。
5.如权利要求1所述的装置，其中所述导面包括顶部表面并且其中所述针延伸部分从所述顶部表面突出，并且其中所述针延伸部分在测试位置时突出刚好超过所述顶部表面。
6.如权利要求1所述的装置，其中所述导面包括顶部表面并且其中所述针延伸部分从所述顶部表面突出，并且其中所述针延伸部分在测试位置时突出显著超过所述顶部表面。
7.一种用于与在被测试集成电路器件(DUT)上的测试垫暂时接触的接触针阵列装置，包括：
a.上接触针，被配置为当与所述垫接触时沿Z轴向下移动，所述针具有：
I.纵向上部，具有尖端和底端；
II.一对横向延伸的凸缘，具有预定宽度和上边缘，所述凸缘从所述上部的所述底端延伸出；
III.下部，从所述凸缘延伸出；
b.下针，在所述下部与所述上针可滑动地接触；
c.包括上止部分的导板，包括：
i.所述板具有的底表面包括多个间隔分离的平行凹槽，所述平行凹槽之间具有上止屏障，所述凹槽的大小恰好能以最小的摩擦接触来容纳所述凸缘，并且能将所述凸缘限制在预定方向，至少一个所述凸缘的所述上边缘接触所述上止屏障以为所述针界定上移动极限；
ii.其中至少一个所述凸缘的高度小于或等于至少一个所述凹槽的深度，使得所述针的旋转移动被限制并且具有通过所述板进行限定的上移动极限，从而在允许所述针沿Z轴移动时保持所述针在各轴内对准。
8.如权利要求7所述的装置，其中所述导板包括具有低膨胀系数的实质上不吸水的材料。
9.如权利要求7所述的装置，其中所述上针包括具有两个间隔分离点的凿形冠部。
10.如权利要求7所述的装置，其中所述上针包括凿形冠部，其间具有弧形半球状凹谷。
11.一种为晶片级的被测试集成电路上的测试垫提供多个共面接触针冠部的方法，包括：
a.为所述针形成具有孔径的针导板，使得所述冠部从所述孔径突出；
b.在每个所述针上形成停止凸缘元件；
c.在所述针导板的下侧上形成上止壁；
d.配置每个所述针以在所述停止元件和所述上止壁之间衔接，从而限制所述针沿Z轴向上移动；
e.在顶板的所述下侧形成凹槽通道，所述通道的大小为能够接收所述凸缘的一部分使得所述针在所述通道内的旋转被限制。
12.如权利要求11所述的方法，其中所述针的移动会受限制，使得所述凸缘绝不会完全脱离所述通道。
13.一种为抵在晶片级的被测试集成电路上的测试垫的多个接触针提供均匀弹性向上偏移力的方法，包括步骤：
a.将具有楔形接触表面的上针插入至弹性块；
b.将具有楔形接触表面的与所述上针的楔形接触表面接触的下针插入至所述弹性块中；以及
c.通过限制在上板和下板之间的所述块来以预定量预压缩所述块。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10078101B2 (en) 2009-04-21 2018-09-18 Johnstech International Corporation Wafer level integrated circuit probe array and method of construction
US9261537B2 (en) 2009-04-21 2016-02-16 Johnstech International Corporation Wafer level integrated circuit contactor and method of construction
SG10201707975VA (en) * 2013-07-11 2017-10-30 Johnstech Int Corp Testing apparatus and method for microcircuit and wafer level ic testing
TWI651539B (zh) * 2014-03-10 2019-02-21 美商瓊斯科技國際公司 晶圓級積體電路探針陣列及建構方法
US9733304B2 (en) * 2014-09-24 2017-08-15 Micron Technology, Inc. Semiconductor device test apparatuses
US10067164B2 (en) 2015-08-24 2018-09-04 Johnstech International Corporation Testing apparatus and method for microcircuit testing with conical bias pad and conductive test pin rings
IT201600084921A1 (it) * 2016-08-11 2018-02-11 Technoprobe Spa Sonda di contatto e relativa testa di misura di un’apparecchiatura di test di dispositivi elettronici
JP6881972B2 (ja) * 2016-12-27 2021-06-02 株式会社エンプラス 電気接触子及び電気部品用ソケット
TWI617812B (zh) * 2017-02-16 2018-03-11 豪威科技股份有限公司 用於細間距封裝測試之測試座
JP6872960B2 (ja) * 2017-04-21 2021-05-19 株式会社日本マイクロニクス 電気的接続装置
US20190018060A1 (en) * 2017-07-17 2019-01-17 Jose E. Lopzed Self cleaning Vertical sliding Electrical Contact Device for Semiconductor contacts
SG10201807617PA (en) * 2017-09-05 2019-04-29 Tan Natali Kelvin contact finger for high current testing
US10725069B1 (en) 2017-09-19 2020-07-28 Johnstech International Corporation Integrated circuit contactor for testing ICs and method of construction
CN110018334B (zh) * 2018-01-10 2021-06-11 中华精测科技股份有限公司 探针卡装置及其矩形探针
TWI683108B (zh) * 2018-01-10 2020-01-21 中華精測科技股份有限公司 探針卡裝置及其矩形探針
WO2019190676A1 (en) * 2018-03-30 2019-10-03 Applied Materials, Inc. Integrating 3d printing into multi-process fabrication schemes
KR102025766B1 (ko) * 2018-07-06 2019-09-26 주식회사 마이크로컨텍솔루션 반도체 칩 테스트 소켓
USD942290S1 (en) 2019-07-12 2022-02-01 Johnstech International Corporation Tip for integrated circuit test pin
KR102191701B1 (ko) * 2019-08-22 2020-12-17 주식회사 이노글로벌 부분 교체가 가능한 테스트 소켓
KR102466454B1 (ko) * 2019-08-29 2022-11-14 주식회사 아이에스시 검사용 소켓
US11561243B2 (en) * 2019-09-12 2023-01-24 International Business Machines Corporation Compliant organic substrate assembly for rigid probes
KR102132662B1 (ko) * 2019-09-16 2020-07-13 주식회사 마이크로컨텍솔루션 반도체 칩 테스트 소켓
KR102212872B1 (ko) * 2020-01-23 2021-02-05 (주)티에스이 신호 전송 커넥터 및 그 제조방법
KR102455150B1 (ko) * 2020-02-10 2022-10-18 주식회사 아이에스시 피검사 디바이스 검사용 테스트 소켓
TWI729822B (zh) * 2020-05-22 2021-06-01 美商第一檢測有限公司 環境控制設備及晶片測試系統
MY197431A (en) 2020-06-11 2023-06-17 Jf Microtechnology Sdn Bhd Short interconnect assembly with strip elastomer
US11674977B2 (en) 2020-06-11 2023-06-13 Jf Microtechnology Sdn. Bhd Short interconnect assembly with strip elastomer
CN112180244B (zh) * 2020-12-01 2021-02-12 四川斯艾普电子科技有限公司 一种载板式裸芯片功放模块测试装置
TWI759159B (zh) * 2021-03-26 2022-03-21 經登企業股份有限公司 磁性感測器及限位裝置
US20230184826A1 (en) * 2021-11-03 2023-06-15 Johnstech International Corporation Housing with vertical backstop

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0462706A1 (en) * 1990-06-11 1991-12-27 ITT INDUSTRIES, INC. (a Delaware corporation) Contact assembly
US5947749A (en) * 1996-07-02 1999-09-07 Johnstech International Corporation Electrical interconnect contact system
CN1611950A (zh) * 2003-10-27 2005-05-04 住友电气工业株式会社 制造凸涡形触点的方法和由此方法制作的触点
US20050225337A1 (en) * 2004-04-07 2005-10-13 Cram Daniel P Contact system for wafer level testing
CN102422726A (zh) * 2009-03-10 2012-04-18 约翰国际有限公司 用于微电路测试器的导电引脚

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5098311A (en) * 1989-06-12 1992-03-24 Ohio Associated Enterprises, Inc. Hermaphroditic interconnect system
US7064566B2 (en) * 1993-11-16 2006-06-20 Formfactor, Inc. Probe card assembly and kit
JP2648120B2 (ja) * 1995-02-08 1997-08-27 山一電機株式会社 表面接触形接続器
US6046597A (en) 1995-10-04 2000-04-04 Oz Technologies, Inc. Test socket for an IC device
TW293938B (en) * 1995-11-09 1996-12-21 Formfactor Inc Probe card assembly and kit, and methods of using same
US5949244A (en) * 1996-01-03 1999-09-07 Miley; David M. Low tolerance probe card and probe ring systems
US6181149B1 (en) 1996-09-26 2001-01-30 Delaware Capital Formation, Inc. Grid array package test contactor
US6734690B1 (en) * 2000-04-29 2004-05-11 Hewlett-Packard Development Company, L.P. Back pressure test fixture to allow probing of integrated circuit package signals
JP3798651B2 (ja) * 2001-05-31 2006-07-19 株式会社エンプラス 電気部品用ソケット
JP4000151B2 (ja) * 2003-02-10 2007-10-31 株式会社日本マイクロニクス 電気的接続装置
US7170306B2 (en) * 2003-03-12 2007-01-30 Celerity Research, Inc. Connecting a probe card and an interposer using a compliant connector
JP4487261B2 (ja) * 2005-09-09 2010-06-23 エルピーダメモリ株式会社 Ｉｃソケット
SG131790A1 (en) * 2005-10-14 2007-05-28 Tan Yin Leong Probe for testing integrated circuit devices
US20070103179A1 (en) * 2005-11-10 2007-05-10 Silicon Integrated Systems Corp. Socket base adaptable to a load board for testing ic
US7695286B2 (en) * 2007-09-18 2010-04-13 Delaware Capital Formation, Inc. Semiconductor electromechanical contact
US9261537B2 (en) 2009-04-21 2016-02-16 Johnstech International Corporation Wafer level integrated circuit contactor and method of construction
US9007082B2 (en) * 2010-09-07 2015-04-14 Johnstech International Corporation Electrically conductive pins for microcircuit tester
TWI534432B (zh) * 2010-09-07 2016-05-21 瓊斯科技國際公司 用於微電路測試器之電氣傳導針腳

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0462706A1 (en) * 1990-06-11 1991-12-27 ITT INDUSTRIES, INC. (a Delaware corporation) Contact assembly
US5947749A (en) * 1996-07-02 1999-09-07 Johnstech International Corporation Electrical interconnect contact system
CN1611950A (zh) * 2003-10-27 2005-05-04 住友电气工业株式会社 制造凸涡形触点的方法和由此方法制作的触点
US20050225337A1 (en) * 2004-04-07 2005-10-13 Cram Daniel P Contact system for wafer level testing
CN102422726A (zh) * 2009-03-10 2012-04-18 约翰国际有限公司 用于微电路测试器的导电引脚

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Publication number Publication date
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