CN107204345A - 一种阵列基板及其制备方法、显示装置 - Google Patents

一种阵列基板及其制备方法、显示装置 Download PDF

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Abstract

本发明提供了一种阵列基板及其制备方法、显示装置，涉及显示技术领域，可屏蔽设备积累的静电与阵列基板的衬底背面相接触后，通过感应产生的ESD传输到阵列基板中的信号线和/或TFT元件上，提高了产品良率。该制备方法包括，在衬底基板上方形成栅线、数据线和薄膜晶体管的步骤；以及在前述步骤之前的，在衬底基板上依次形成静电屏蔽层、覆盖所述静电屏蔽层的隔离层的步骤；其中，所述静电屏蔽层的图案在所述衬底基板上的正投影覆盖待形成的所述栅线、所述数据线和所述薄膜晶体管中至少一者的图案在所述衬底基板上的正投影。用于阵列基板及包括该阵列基板的显示装置的制备。

Description

一种阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
阵列基板，即形成有薄膜晶体管(Thin Film Transistor)的TFT基板是显示产品中的重要组成构件之一，在阵列基板的制备过程中，由于其衬底基板(通常为玻璃，GlassSubstrate)厚度较薄，在玻璃基板上进行的工艺制程又较多，在工艺过程中，玻璃基板会与设备发生多次接触，大大增加了设备机台积累的静电对玻璃基板上的TFT元件的影响，其中一些静电是在玻璃基板的背面与设备机台相接触的过程中造成的，比如玻璃基板与用于运输的滚轴(Roller)或用于支撑的支撑针(Pin)的接触，玻璃基板与滚轴或支撑针的接触通过感应会产生ESD(Electro-Static discharge，静电放电)，释放的电荷传输到阵列基板上会导致TFT元件性能失效，从而造成显示产品出现亮点、多亮点、黑斑等不良。
发明内容
鉴于此，为解决现有技术的问题，本发明的实施例提供一种阵列基板及其制备方法、显示装置，可屏蔽设备积累的静电与阵列基板的衬底背面相接触后，通过感应产生的ESD传输到阵列基板中的信号线和/或TFT元件上，提高了产品良率。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面、本发明实施例提供了一种阵列基板的制备方法，所述制备方法包括，在衬底基板上方形成栅线、数据线和薄膜晶体管的步骤；所述在衬底基板上方形成栅线、数据线和薄膜晶体管的步骤之前，所述制备方法还包括，在衬底基板上依次形成静电屏蔽层、覆盖所述静电屏蔽层的隔离层的步骤；其中，所述静电屏蔽层的图案在所述衬底基板上的正投影覆盖待形成的所述栅线、所述数据线和所述薄膜晶体管中至少一者的图案在所述衬底基板上的正投影。
作为一种可选的方式，所述形成静电屏蔽层的步骤包括，形成覆盖衬底基板的多晶硅薄膜；对所述多晶硅薄膜进行构图工艺处理，以形成多晶硅图案层；对所述多晶硅图案层进行离子掺杂处理，以形成静电屏蔽层；形成的所述静电屏蔽层具有预设电阻。
优选的，在形成所述静电屏蔽层的步骤之后，所述制备方法还包括，对所述静电屏蔽层进行加热活化处理，以提高所述静电屏蔽层中掺杂离子的排列有序程度。
作为另一种可选的方式，所述形成静电屏蔽层的步骤包括，直接形成覆盖衬底基板的氮掺杂多晶硅薄膜；对所述氮掺杂多晶硅薄膜进行构图工艺处理，以形成静电屏蔽层。
在上述基础上优选的，形成的所述静电屏蔽层的图案，包括，多条横向部和多条纵向部，所述多条横向部与所述多条纵向部相互交叉形成网格状的图案；其中，所述横向部在所述衬底基板上的正投影覆盖待形成的所述栅线在所述衬底基板上的正投影，所述纵向部在所述衬底基板上的正投影覆盖待形成的所述数据线在所述衬底基板上的正投影。
进一步可选的，所述横向部还包括形成在同一侧的多个与所述纵向部连接的突起部；其中，所述横向部、所述纵向部和所述突起部相互连接在一起的区域在所述衬底基板上的正投影覆盖待形成的所述薄膜晶体管在所述衬底基板上的正投影。
进一步优选的，所述横向部沿垂直于所述栅线的宽度大于所述栅线的线宽；所述纵向部沿垂直于所述数据线的宽度大于所述数据线的线宽；所述横向部、所述纵向部和所述突起部相互连接在一起的区域面积大于所述薄膜晶体管所在区域的面积。
第二方面、本发明实施例提供了一种阵列基板，包括，设置在衬底基板上方的栅线、数据线和薄膜晶体管；所述阵列基板还包括，设置在所述衬底基板上的静电屏蔽层、覆盖所述静电屏蔽层的隔离层；所述栅线、所述数据线和所述薄膜晶体管设置在所述隔离层上；其中，所述静电屏蔽层的图案在所述衬底基板上的正投影覆盖待形成的所述栅线、所述数据线和所述薄膜晶体管中至少一者的图案在所述衬底基板上的正投影。
优选的，所述静电屏蔽层位于所述阵列基板的显示区域；和/或，所述静电屏蔽层位于所述阵列基板的栅极驱动区域；其中，所述静电屏蔽层采用经离子掺杂处理的多晶硅构成；掺杂后的多晶硅具有预设电阻。
第三方面、本发明实施例提供了一种显示装置，包括上述的阵列基板。
基于此，通过本发明实施例提供的上述制备方法，在栅线、数据线和TFT下方设置静电屏蔽层，其图案在衬底基板上的正投影覆盖待形成的栅线、数据线和薄膜晶体管中至少一者的图案在衬底基板上的正投影，从而可采用屏蔽的方式来避免设备积累的静电通过感应产生的ESD的电荷通过栅线或数据线传输到TFT上，或避免ESD直接传输到TFT元件上，从而可避免由于ESD导致的显示产品出现亮点、多亮点、黑斑等多种不良，提高了产品良率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种阵列基板的制备工艺流程示意图；
图2为本发明实施例提供的一种阵列基板的局部结构示意图；
图3为本发明具体实施例提供的阵列基板的制备分步结构示意图一；
图4为本发明具体实施例提供的阵列基板的制备分步结构示意图二；
图5为本发明具体实施例提供的阵列基板的制备分步结构示意图三；
图6为本发明具体实施例提供的阵列基板的制备分步结构示意图四；
图7为本发明具体实施例提供的阵列基板的制备分步结构示意图五。
附图标记：
1-衬底基板；2-静电屏蔽层；2a-横向部；2b-纵向部；2c-突起部；3-栅线；4-数据线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要指出的是，除非另有定义，本发明实施例中所使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
例如，本发明专利申请说明书以及权利要求书中所使用的术语“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，仅是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“横向”、“纵向”等指示的方位或位置关系的术语为基于附图所示的方位或位置关系，仅是为了便于说明本发明的技术方案的简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，由于本发明实施例所涉及的各信号线及TFT元件等结构实际尺寸非常微小，为了清楚起见，本发明实施例附图中的各结构尺寸均被放大，除非另有说明，均不代表实际尺寸比例。
如图1所示，本发明实施例提供了一种阵列基板的制备方法，该制备方法包括但不限于，步骤S02、在衬底基板上方形成栅线、数据线和薄膜晶体管的步骤；在前述步骤S02之前，该制备方法还包括，
步骤S01、在衬底基板上依次形成静电屏蔽层、覆盖静电屏蔽层的隔离层的步骤；
其中，静电屏蔽层的图案在衬底基板上的正投影覆盖待形成的栅线、数据线和薄膜晶体管中至少一者的图案在衬底基板上的正投影。
需要说明的是，上述步骤S02是在步骤S01之后进行的，因此栅线、数据线和薄膜晶体管即形成于覆盖静电屏蔽层的隔离层之上。其中，隔离层由绝缘材料构成，用于隔离静电屏蔽层与后续形成的信号线及TFT元件。而栅线、数据线和薄膜晶体管(TFT)的具体制备工艺以及TFT的结构(如顶栅型或底栅型)均可沿用现有技术的相关设计，本发明实施例对此不作限定。
静电屏蔽层的材料具体可为金属材料、半导体材料以及经过离子掺杂的具有一定调试电阻的半导体材料，只要具有导电性，可屏蔽衬底基板背面感应的静电即可。
基于此，通过本发明实施例提供的上述制备方法，在栅线、数据线和TFT下方设置静电屏蔽层，其图案在衬底基板上的正投影覆盖待形成的栅线、数据线和薄膜晶体管中至少一者的图案在衬底基板上的正投影，从而可采用屏蔽的方式来避免设备积累的静电通过感应产生的ESD的电荷通过栅线或数据线传输到TFT上，或避免ESD直接传输到TFT元件上，从而可避免由于ESD导致的显示产品出现亮点、多亮点、黑斑等多种不良，提高了产品良率。
在上述基础上，由于阵列基板的衬底基板背面感应的ESD电荷可能是在基板上的任意区域内发生，为了进一步提高静电屏蔽层的屏蔽效果，可将静电屏蔽层设置在栅线、数据线和TFT区域的下方，即静电屏蔽层的图案在衬底基板上的正投影覆盖待形成的栅线、数据线和薄膜晶体管这三者的图案在衬底基板上的正投影。
如图2所示，形成的静电屏蔽层2的图案具体包括，多条横向部2a和多条纵向部2b，多条横向部2a与多条纵向部2b相互交叉形成网格状的图案；其中，横向部2a在衬底基板1上的正投影覆盖待形成的栅线3在衬底基板1上的正投影，纵向部2b在衬底基板1上的正投影覆盖待形成的数据线4在衬底基板1上的正投影。
这里需要说明的是，第一、为清楚示意出静电屏蔽层2的具体图案，上述图2中已将后续形成的栅线3、数据线4以及TFT结构示意出；并且，栅线3、数据线4以及TFT结构的具体数量仅为示意。
第二、上述的“横向”、“纵向”仅为说明分别屏蔽栅线3、数据线4的静电屏蔽层2中的部分是相对设置的，并非对栅线与数据线方向的限定。
第三、上述的阵列基板当然还包括有形成栅线、数据线以及TFT过程中隔离各层金属的栅绝缘层、层间绝缘层等结构，由于栅绝缘层、层间绝缘层以及在先形成的隔离层均为透明绝缘层，故上述图2中未示意出。
进一步的，参考图2所示，上述横向部2a还包括形成在同一侧的多个与纵向部2b连接的突起部2c；其中，横向部2a、纵向部2b和突起部2c相互连接在一起的区域在衬底基板1上的正投影覆盖待形成的薄膜晶体管(图中以缩写“TFT”示意出)在衬底基板1上的正投影。
这里，为了全面屏蔽ESD释放的电荷，静电屏蔽层2的区域要大于上述各结构的区域，具体为，参考图2所示，上述横向部2a沿垂直于栅线3的宽度大于栅线3的线宽；上述纵向部2b沿垂直于数据线4的宽度大于数据线4的线宽；上述横向部2a、纵向部2b和突起部2c相互连接在一起的区域面积大于TFT所在区域的面积。
这里，针对栅线3而言，其具有在所示实施方式的图2中自左至右的“长度”尺寸和垂直于图示平面的“宽度”尺寸，因此，上述横向部2a沿垂直于栅线3的宽度即为其在图2中垂直于图示平面的相应尺寸；针对数据线4而言，其具有在所示实施方式的图2中自左至右的“宽度”尺寸和垂直于图示平面的“长度”尺寸，因此，上述纵向部2b沿垂直于数据线4的宽度即为其在图2中沿自左至右方向上的相应尺寸；针对TFT而言，由于上述横向部2a、纵向部2b和突起部2c相互连接在一起的区域在衬底基板1上的正投影覆盖TFT在衬底基板1上的正投影，故该区域面积大于TFT所在区域的面积，即为该区域的相对的长度和相对的宽度方向的尺寸均大于TFT所在区域长宽。
由前述描述可知，静电屏蔽层的材料具体可以为金属材料，如沉积的单质钼(Mo)，然而，由于金属材料的电阻较小，而静电屏蔽层由于后续形成的栅线、数据线以及TFT结构有重叠区域，导致金属材料构成的静电屏蔽层易于与栅金属层(包括有栅线、TFT中的栅极，通常称之为Gate层)、源漏金属层(包括有数据线、TFT中的源极和漏极，通常称之为SD层)以及TFT中的有源层产生寄生电容，增加产品能耗。
静电屏蔽层的材料具体也可以为半导体材料，由于半导体材料的导电性介于导体金属与绝缘体之间，半导体材料的电阻较大，屏蔽效果有限。
因此，本发明实施例进一步优选的，采用经过离子掺杂的具有一定调试电阻的半导体材料作为静电屏蔽层的材料。示例的，形成静电屏蔽层的具体步骤包括，
步骤S11、形成覆盖衬底基板的多晶硅薄膜；
步骤S12、对多晶硅薄膜进行构图工艺处理，以形成多晶硅图案层，例如形成上述的由横向部、纵向部以及突起部构成的图案；
步骤S13、对多晶硅图案层进行离子掺杂(Doping)处理，以形成静电屏蔽层；形成的静电屏蔽层具有预设电阻。
需要说明的是，第一、可以通过控制掺杂浓度和/或掺杂的离子种类，使得静电屏蔽层具有预设电阻。该预设电阻为使得静电屏蔽层不易与栅金属层、源漏金属层以及TFT中的有源层中的至少一者产生寄生电容的同时，屏蔽效果最优的阻值。
第二、形成覆盖衬底基板的多晶硅薄膜的步骤具体为，首先形成覆盖衬底基板的非晶硅(a-Si)薄膜；对非晶硅薄膜进行晶化处理，以使非晶硅薄膜转化为多晶硅(P-Si)薄膜。
具体的晶化过程可以包括固相法以及准分子激光退火(Excimer laser annealcrystallization，简称为ELA)工艺。其中，当采用ELA工艺晶化非晶硅薄膜时，为避免非晶硅制备时含有的氢发生闪爆，在进行ELA工艺先要对非晶硅薄膜进行去氢处理。具体过程可沿用现有技术，本发明实施例对此不再赘述。
这里，考虑到非晶硅的结构中缺点较多，对其进行离子掺杂后电阻的调试效果较差，故本发明实施例优选地对形成的多晶硅薄膜进行离子掺杂，以获得适宜的调试电阻。
第三、上述的构图工艺可以是任意对膜层(由一层或多层薄膜，本发明实施例即为沉积在衬底基板上的整层铺设的多晶硅薄膜)进行处理以形成具有特定图案的工艺，典型的构图工艺是应用一次掩模板(Mask)，通过对光刻胶曝光、显影、刻蚀膜层(具体到多晶硅薄膜则为干法刻蚀，Dry Etch)、去除(具体可以为剥离工艺，Strip)光刻胶的工艺。
第四、当后续形成的TFT中的有源层为LTPS(Low Temperature Poly Silicon，低温多晶硅)时，由于LTPS受光照影响容易产生漏电流问题；而多晶硅经离子掺杂后的光透过率会有所降低，故设置在TFT下方的静电屏蔽层还可起到遮光层(Light Shielding，简称为LS)的遮光的效果。
进一步的，对于上述静电屏蔽层具体为由经过离子掺杂的具有一定调试电阻的多晶硅构成的情况，在形成上述静电屏蔽层的步骤之后，本发明实施例提供的上述制备方法还包括以下步骤，
对静电屏蔽层进行加热活化处理，以提高静电屏蔽层中掺杂离子的排列有序程度。
即通过对静电屏蔽层进行加热，利用掺杂离子受热后的热运动提高其在多晶硅主体中的扩散均匀程度，使得掺杂离子的排列有序程度提高在，进一步增强静电屏蔽层的屏蔽效果。
这里，对静电屏蔽层进行加热活化处理的步骤具体可以是在形成上述静电屏蔽层的步骤之后、且还未形成后续的栅线、数据线以及TFT等结构之前；或者，当后续形成的栅线、数据线以及TFT等结构也需要加热活化处理时，可对整个基板进行一次加热处理，同时活化静电屏蔽层以及其余膜层，具体步骤可根据上述阵列基板的工艺灵活调整，本发明实施例对此不作限定。
上述的静电屏蔽层也可采用氮掺杂多晶硅(N+a-Si)材料构成，具体制备步骤为，采用沉积法(Deposition，简称为Dep)直接形成覆盖衬底基板的氮掺杂多晶硅薄膜；对氮掺杂多晶硅薄膜进行构图工艺处理，以形成静电屏蔽层。
这里，上述的“直接”是指形成的N+a-Si中的氮元素(N)是在沉积时由沉积源材料中直接形成的，不是后续经离子注入等离子掺杂工艺再次形成的。
该方案的优点是工艺简单，对产能影响较小；缺点是由于其中掺杂的N离子是制备时一次形成的，N+a-Si的阻值没有前述的P-Si经再次的离子掺杂(Doping)的方式易于控制。
下面提供一个具体实施例，用于详细描述上述的阵列基板的制备方法。
步骤a、如图3所示，采用沉积法在衬底基板(图中未示意出)上沉积a-Si薄膜，经过去氢处理及ELA工艺将a-Si晶化转换为P-Si。然后经过包括有掩膜板(Mask)曝光光刻胶、干法刻蚀(Dry Etch)及剥离(Strip)光刻胶后定义P-Si的图案(Pattern)。此图案需遮挡后续形成的栅线、数据线、TFT区域，以便全面地屏蔽衬底基板(Glass)背面由设备感应的静电，P-Si的图案经过离子掺杂(Doping)工艺来给P-Si调试一定的预设电阻，电阻太大屏蔽效果变差，电阻太小则会与后续遮挡的结构形成一定的寄生电容，离子掺杂工艺完成后的静电屏蔽层(LS Layer)2的图案如图4所示，即包括有横纵交叉的横向部2a、纵向部2b以及从横向部2a上延伸出的并与纵向部2b相连的突起部2c。
在此之后在衬底基板上形成覆盖静电屏蔽层2的隔离层。
步骤b、如图5所示，在隔离层上形成多晶硅有源层(Poly Layer，图中以P标识出)，其具体工艺可沿用现有常规工艺。由于该多晶硅有源层具体为应用于LTPS TFT中的结构，具有类似于倒立的字符“Π”的图案，故该多晶硅有源层的图案被前述形成的横向部2a、纵向部2b以及突起部2c相互连接在一起的区域所遮挡。
其中，多晶硅有源层“Π”图案的两端处还形成有经离子掺杂形成的相对设置的源极接触区与漏极接触区，以提高后续与源极、漏极相接触的性能，提高TFT的器件性能。
在此之后在隔离层上形成覆盖多晶硅有源层的栅绝缘层。
步骤c、如图6所示，在栅绝缘层上形成栅线3的图案，其具体工艺可沿用现有常规工艺。栅线3的图案被下方的横向部2a全部遮挡住。其中，栅线3的图案与具有倒立的字符“Π”图案的多晶硅有源层重叠的区域为栅极。
步骤d、形成覆盖栅线3的层间绝缘层(Inter layer Dielectric，简称为ILD)，该层间绝缘层上形成有贯穿层间绝缘层与下方的栅绝缘层的过孔，以露出多晶硅有源层上的源极接触区与漏极接触区。
在此之后，对基板进行加热活化处理，在提高静电屏蔽层2中掺杂离子的排列有序程度的同时，还可以使得多晶硅有源层中源极接触区与漏极接触区中植入的离子也会得到有序的排列，简化工艺次数。
步骤e、如图7所示，在层间绝缘层上形成数据线4与漏极(图中标记为d)，其中数据线4通过过孔与源极接触区相连的部分则直接作为TFT的源极(图中标记为s)，漏极则通过过孔与漏极接触区相连。数据线4被下方的纵向部2b所遮挡，漏极被下方的突起部2c所遮挡。
在此之后，后续形成PLN(Planarization Layer，作为平坦层的有机膜层)、P-ITOLayer(Pixel ITO，像素电极)、PVX(Passivation Layer，保护层)以及C-ITO(Common ITO，公共电极)等结构的具体过程可沿用现有技术，本发明实施例对此不作限定。
在上述基础上，本发明实施例还提供了一种采用上述制备方法获得的阵列基板，该阵列基板包括，设置在衬底基板上方的栅线、数据线和薄膜晶体管；以及，设置在衬底基板上的静电屏蔽层、覆盖静电屏蔽层的隔离层；栅线、数据线和薄膜晶体管设置在隔离层上；其中，静电屏蔽层的图案在衬底基板上的正投影覆盖待形成的栅线、数据线和薄膜晶体管中至少一者的图案在衬底基板上的正投影。
从而可采用屏蔽的方式来避免设备积累的静电通过感应产生的ESD的电荷通过栅线或数据线传输到TFT上，或避免ESD直接传输到TFT元件上，从而可避免由于ESD导致的显示产品出现亮点、多亮点、黑斑等多种不良，提高了产品良率。
其中，上述静电屏蔽层可设置在显示区域内，即可对显示区域内的栅线、数据线和TFT进行静电屏蔽的防护；和/或，上述静电屏蔽层也可设置在阵列基板的栅极驱动区域(Gate Driver on Array，简称为GOA)，从而对GOA区域内的结构进行静电屏蔽的防护。
其中，静电屏蔽层采用经离子掺杂处理的多晶硅构成；掺杂后的多晶硅具有预设电阻，从而可使得静电屏蔽层不易与栅金属层、源漏金属层以及TFT中的有源层中的至少一者产生寄生电容的同时，达到最优的屏蔽效果。
在上述基础上，本发明实施例还提供了一种显示装置，包括上述的阵列基板。上述显示装置具体可以是液晶显示器、液晶电视、有机电致发光显示器、有机电致发光电视、数码相框、手机、平板电脑、数码相框、导航仪等具有任何显示功能的产品或者部件。
本发明实施例所有附图是上述阵列基板的简略的示意图，只为清楚描述本方案体现了与发明点相关的结构，对于其他的与发明点无关的结构是现有结构，在附图中并未体现或只体现部分。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种阵列基板的制备方法，所述制备方法包括，在衬底基板上方形成栅线、数据线和薄膜晶体管的步骤；其特征在于，所述在衬底基板上方形成栅线、数据线和薄膜晶体管的步骤之前，所述制备方法还包括，
在衬底基板上依次形成静电屏蔽层、覆盖所述静电屏蔽层的隔离层的步骤；
其中，所述静电屏蔽层的图案在所述衬底基板上的正投影覆盖待形成的所述栅线、所述数据线和所述薄膜晶体管中至少一者的图案在所述衬底基板上的正投影。
2.根据权利要求1所述的制备方法，其特征在于，所述形成静电屏蔽层的步骤包括，
形成覆盖衬底基板的多晶硅薄膜；
对所述多晶硅薄膜进行构图工艺处理，以形成多晶硅图案层；
对所述多晶硅图案层进行离子掺杂处理，以形成静电屏蔽层；形成的所述静电屏蔽层具有预设电阻。
3.根据权利要求2所述的制备方法，其特征在于，在形成所述静电屏蔽层的步骤之后，所述制备方法还包括，
对所述静电屏蔽层进行加热活化处理，以提高所述静电屏蔽层中掺杂离子的排列有序程度。
4.根据权利要求1所述的制备方法，其特征在于，所述形成静电屏蔽层的步骤包括，
直接形成覆盖衬底基板的氮掺杂多晶硅薄膜；
对所述氮掺杂多晶硅薄膜进行构图工艺处理，以形成静电屏蔽层。
5.根据权利要求1至4任一项所述的制备方法，其特征在于，形成的所述静电屏蔽层的图案，包括，
多条横向部和多条纵向部，所述多条横向部与所述多条纵向部相互交叉形成网格状的图案；
其中，所述横向部在所述衬底基板上的正投影覆盖待形成的所述栅线在所述衬底基板上的正投影，所述纵向部在所述衬底基板上的正投影覆盖待形成的所述数据线在所述衬底基板上的正投影。
6.根据权利要求5所述的制备方法，其特征在于，所述横向部还包括形成在同一侧的多个与所述纵向部连接的突起部；其中，所述横向部、所述纵向部和所述突起部相互连接在一起的区域在所述衬底基板上的正投影覆盖待形成的所述薄膜晶体管在所述衬底基板上的正投影。
7.根据权利要求6所述的制备方法，其特征在于，
所述横向部沿垂直于所述栅线的宽度大于所述栅线的线宽；
所述纵向部沿垂直于所述数据线的宽度大于所述数据线的线宽；
所述横向部、所述纵向部和所述突起部相互连接在一起的区域面积大于所述薄膜晶体管所在区域的面积。
8.一种阵列基板，包括，设置在衬底基板上方的栅线、数据线和薄膜晶体管；其特征在于，所述阵列基板还包括，
设置在所述衬底基板上的静电屏蔽层、覆盖所述静电屏蔽层的隔离层；所述栅线、所述数据线和所述薄膜晶体管设置在所述隔离层上；
其中，所述静电屏蔽层的图案在所述衬底基板上的正投影覆盖待形成的所述栅线、所述数据线和所述薄膜晶体管中至少一者的图案在所述衬底基板上的正投影。
9.根据权利要求8所述的阵列基板，其特征在于，所述静电屏蔽层位于所述阵列基板的显示区域；和/或，所述静电屏蔽层位于所述阵列基板的栅极驱动区域；
其中，所述静电屏蔽层采用经离子掺杂处理的多晶硅构成；掺杂后的多晶硅具有预设电阻。
10.一种显示装置，其特征在于，包括如权利要求8或9所述的阵列基板。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107664891A (zh) * 2017-10-26 2018-02-06 京东方科技集团股份有限公司 一种阵列基板、其制备方法、显示面板及显示装置
WO2018214732A1 (zh) * 2017-05-23 2018-11-29 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN110416206A (zh) * 2019-07-29 2019-11-05 昆山国显光电有限公司 显示面板及其制作方法、显示装置
WO2020133268A1 (zh) * 2018-12-28 2020-07-02 友达光电（昆山）有限公司 一种显示装置
CN111587453A (zh) * 2018-01-15 2020-08-25 株式会社日本显示器 显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331676B (zh) * 2020-11-02 2022-07-26 厦门天马微电子有限公司 一种阵列基板、显示面板及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202189210U (zh) * 2011-07-13 2012-04-11 北京京东方光电科技有限公司 一种液晶面板及显示设备
CN103278953A (zh) * 2012-08-22 2013-09-04 厦门天马微电子有限公司 一种液晶面板及其显示装置
CN105304559A (zh) * 2015-10-08 2016-02-03 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板和显示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI328870B (en) 2007-10-25 2010-08-11 Au Optronics Corp Master, pixel array substrate, electro-optical device and manufacturing method thereof
KR101991338B1 (ko) * 2012-09-24 2019-06-20 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
CN105428355B (zh) * 2016-01-06 2019-05-07 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105954922A (zh) 2016-07-13 2016-09-21 武汉华星光电技术有限公司 一种彩膜基板及液晶面板
CN107204345B (zh) 2017-05-23 2019-08-13 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202189210U (zh) * 2011-07-13 2012-04-11 北京京东方光电科技有限公司 一种液晶面板及显示设备
CN103278953A (zh) * 2012-08-22 2013-09-04 厦门天马微电子有限公司 一种液晶面板及其显示装置
CN105304559A (zh) * 2015-10-08 2016-02-03 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板和显示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018214732A1 (zh) * 2017-05-23 2018-11-29 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
US10978495B2 (en) 2017-05-23 2021-04-13 Ordos Yuansheng Optoelectronics Co., Ltd. Array substrate and method of manufacturing the same, and display device
CN107664891A (zh) * 2017-10-26 2018-02-06 京东方科技集团股份有限公司 一种阵列基板、其制备方法、显示面板及显示装置
CN111587453A (zh) * 2018-01-15 2020-08-25 株式会社日本显示器 显示装置
CN111587453B (zh) * 2018-01-15 2023-04-04 株式会社日本显示器 显示装置
WO2020133268A1 (zh) * 2018-12-28 2020-07-02 友达光电（昆山）有限公司 一种显示装置
CN110416206A (zh) * 2019-07-29 2019-11-05 昆山国显光电有限公司 显示面板及其制作方法、显示装置

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