CN111223815A - 薄膜晶体管阵列基板及其制作方法 - Google Patents

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Abstract

本发明提供一种薄膜晶体管阵列基板及其制作方法，通过沉积第一透明导电薄膜后，形成覆盖第一透明导电薄膜的第二绝缘层，并依次对第二绝缘层和第一透明导电薄膜进行图案化，在对应每个TFT的接触孔的位置去除第二绝缘层和第一透明导电薄膜，以形成公共电极和叠置于公共电极上方的绝缘保护层，再形成覆盖第二绝缘层的第三绝缘层并打开接触孔时，只需将接触孔上的位置蚀刻掉，即去除第三绝缘层和第一绝缘层对应接触孔的位置，后续完成像素电极的图形时能保证像素电极填入每个TFT的接触孔不发生断线的现象，改善了薄膜晶体管阵列基板的质量。

Description

薄膜晶体管阵列基板及其制作方法
技术领域
本发明涉及液晶显示技术领域，特别是涉及一种薄膜晶体管阵列基板及其制作方法。
背景技术
随着显示技术的发展，液晶显示面板(Liquid Crystal Display，LCD)因其轻便、低辐射等优点越来越受到人们的欢迎。液晶显示面板包括对置的彩色滤光片基板(ColorFilter，CF)和薄膜晶体管阵列基板(TFT array)以及夹置在两者之间的液晶层(LClayer)。
在传统的薄膜晶体管阵列基板制造流程中，公共电极图形化后，形成覆盖公共电极的绝缘层，在绝缘层上进行像素电极的图形化，以形成条状的像素电极，为了争取进一步超低能耗属性的高竞争力产品和提高制程Margin，需要将条状像素电极之间的绝缘层挖空，为了达到将条状像素电极之间的绝缘层挖空，需增加绝缘层的蚀刻时间，会出现下方公共电极裸露的问题，所以为了避免这个问题，在公共电极上增加了氧化硅的保护。
可是在形成像素电极与薄膜晶体管(TFT)导电连接的接触孔时，需要在对应接触孔的位置挖掉像素电极下方的绝缘层、氧化硅层和氧化硅层下方的绝缘层，由于普通绝缘层材料的蚀刻速率会比氧化硅的蚀刻速率快，所以会造成氧化硅层下方的绝缘层被蚀刻掉太多而出现底部切角(undercut)的情况，导致后续层别(例如形成像素电极层)爬坡断线，而引起薄膜晶体管阵列基板出现质量问题；而且由于制作氧化硅时所需温度很高，制作公共电极一般又采用氧化铟锡(ITO)材料，容易出现氧化铟锡提前结晶的问题，以及两者材料属性不兼容等一系列劣化效应。
发明内容
本发明的目的是提供一种薄膜晶体管阵列基板及其制造方法，能够解决像素电极爬坡断线的问题，改善了薄膜晶体管阵列基板的质量。
一种薄膜晶体管阵列基板的制作方法，包括：
在基板上形成呈阵列排布的多个TFT；
形成覆盖多个所述TFT的第一绝缘层；
形成覆盖所述第一绝缘层的平坦层，并对所述平坦层进行图案化，在对应于每个接触孔的位置处去除所述平坦层而露出下方的所述第一绝缘层；
在所述平坦层上沉积导电层，并对所述导电层进行蚀刻图案化，以形成导电条；
在所述平坦层和所述导电条上沉积第一透明导电薄膜；
形成覆盖所述第一透明导电薄膜的第二绝缘层，并对所述第二绝缘层进行图案化，在对应每个接触孔的位置去除所述第二绝缘层，并在所述第二绝缘层的去除位置露出下方的所述第一透明导电薄膜；
对所述第一透明导电薄膜进行图案化，在对应于每个接触孔的位置去除所述第一透明导电薄膜而露出下方的所述平坦层和所述第一绝缘层，所述第一透明导电薄膜在图案化之后形成公共电极，所述公共电极与所述第二绝缘层上下重叠；
形成覆盖所述第二绝缘层的第三绝缘层，所述第三绝缘层还同时覆盖露出的所述平坦层和所述第一绝缘层；
在显示区内对所述第三绝缘层和所述第一绝缘层进行图案化，对应于每个接触孔的位置去除所述第三绝缘层和所述第一绝缘层，以在每个接触孔的位置处露出每个所述TFT的一个导电极；
在所述第三绝缘层上沉积第二透明导电薄膜，所述第二透明导电薄膜填入每个所述TFT的接触孔中并与每个所述TFT露出的导电极接触；
在所述第二透明导电薄膜上涂布光阻，并利用光罩对所述光阻进行曝光显影，然后以留下的所述光阻为遮罩对所述第二透明导电薄膜进行图案化，所述第二透明导电薄膜在图案化之后形成多个像素电极，其中每个所述像素电极为具有像素电极条与第一狭缝的图案化结构，且每个所述像素电极通过接触孔与对应的TFT的一个导电极连接；
在所述第二透明导电薄膜被图案化形成所述多个像素电极之后，继续以留下的所述光阻为遮罩对所述第三绝缘层进行蚀刻工艺，使所述第三绝缘层被蚀刻而形成相互间隔的多个绝缘层图案，每个所述绝缘层图案与一个像素电极相对应，所述绝缘层图案与所述像素电极上下重叠；
去除所述光阻。
进一步地，在所述基板上沉积第一金属层，对所述第一金属层进行图案化制作形成扫描线和所述TFT的栅极，所述扫描线与所述栅极连接，在所述扫描线和所述TFT的栅极上形成栅极绝缘层，所述栅极绝缘层设置在所述第一绝缘层下方，在非显示区内对应第一桥接孔的位置去除所述第三绝缘层、所述第一绝缘层和所述栅极绝缘层，以露出所述扫描线。
进一步地，在所述非显示区内对所述第三绝缘层和所述第二绝缘层进行图案化，在对应所述第二桥接孔的位置去除所述第三绝缘层和所述第二绝缘层，以露出所述公共电极；在所述非显示区内形成设置在第三绝缘层上的桥接电极，所述桥接电极通过所述第一桥接孔与所述扫描线电性连接，所述桥接电极通过所述第二桥接孔与所述公共电极电性连接。
进一步地，所述桥接电极与所述像素电极同层设置，且由所述第二透明导电薄膜蚀刻形成。
进一步地，所述第三绝缘层在与每个像素电极的电极条相对应的位置之外的其余区域被蚀刻掉而露出下方的所述第二绝缘层后，在所述像素电极上涂布所述光阻，并利用光罩对所述光阻进行曝光显影，然后以留下的所述光阻为遮罩对所述像素电极进行图案化，使所述像素电极的投影小于或等于所述第三绝缘层。
进一步地，所述导电层沉积在所述非显示区的第一绝缘层上，并对所述导电层进行蚀刻图案化，以形成导电线，所述导电线与所述导电条连接，所述第三绝缘层覆盖于所述导电线上，在所述第三绝缘层上沉积第二透明导电薄膜，对所述第二透明导电薄膜和第三绝缘层上涂布光阻进行图案化，形成与所述导电线上下重叠的所述第三绝缘层和所述第二透明导电薄膜。
进一步地，所述第三绝缘层和所述第二绝缘层选用不同的材料，所述第三绝缘层的蚀刻速率大于所述第二绝缘层。
进一步地，所述第二绝缘层采用氧化硅，所述第三绝缘层采用氮化硅或氮氧化硅。
进一步地，在所述平坦层上镀膜形成导电条前，对所述平坦层靠近所述导电条的表面进行等离子体轰击。
本发明还提供一种薄膜晶体管阵列基板，由上述的薄膜晶体管阵列基板的制作方法制作形成。
本发明提供的薄膜晶体管阵列基板及其制作方法，通过沉积第一透明导电薄膜后，形成覆盖第一透明导电薄膜的第二绝缘层，并依次对第二绝缘层和第一透明导电薄膜进行图案化，在对应每个TFT的接触孔的位置去除第二绝缘层和第一透明导电薄膜，以形成公共电极和叠置于公共电极上方的绝缘保护层，再形成覆盖第二绝缘层的第三绝缘层并打开接触孔时，只需将接触孔上的位置蚀刻掉，即去除第三绝缘层和第一绝缘层对应接触孔的位置，后续完成像素电极的图形时能保证像素电极填入每个TFT的接触孔不发生断线的现象，改善了薄膜晶体管阵列基板的质量。
附图说明
图1为本发明实施例中薄膜晶体管阵列基板的结构示意图；
图2a-2o为本发明实施例中薄膜晶体管阵列基板的制作过程示意图；
图3为本发明实施例中薄膜晶体管阵列基板的桥接电极的位置示意图；
图4为本发明实施例中薄膜晶体管阵列基板的导电线的位置示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术方式及功效，以下结合附图及实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。
图1为本发明实施例中薄膜晶体管阵列基板的结构示意图，图2a-2o为本发明实施例中薄膜晶体管阵列基板的制作过程示意图，图3为本发明实施例中薄膜晶体管阵列基板的桥接电极的位置示意图，图4为本发明实施例中薄膜晶体管阵列基板的导电线的位置示意图。
如图1所示，该薄膜晶体管阵列基板的制作方法包括：在基板11上形成呈阵列排布的多个TFT12，每个TFT12包括栅极121、有源层124、源极125和漏极126。具体地，在基板11上沉积第一金属层(图未示)，对第一金属层进行图案化制作形成扫描线122和TFT12的栅极121，扫描线122与栅极121连接；在基板11上沉积栅极绝缘层123，栅极绝缘层123覆盖扫描线122和栅极121；在栅极绝缘层123上沉积有源层薄膜，对有源层薄膜进行图案化制作形成有源层124，有源层124可以为非晶硅(a-Si)、多晶硅(p-Si)、金属氧化物半导体(如IGZO、ITZO)等；在栅极绝缘层123上沉积第二金属层(图未示)，对该第二金属层进行图案化制作形成源极125、漏极126和数据线127。
形成覆盖多个TFT12的第一绝缘层13，可以理解的，如图3所示，扫描线122上的栅极绝缘层123同时设置在第一绝缘层13下方。
如图2a所示，形成覆盖第一绝缘层13的平坦层14，并对平坦层14进行图案化，对平坦层14进行曝光显影，在对应于显示区内每个接触孔20的位置处去除平坦层14而露出下方的第一绝缘层13。
如图2b，图2c所示，在平坦层14上沉积导电层15，并对导电层15进行蚀刻图案化，以在显示区内形成导电条150。
如图2d所示，在平坦层14和导电条150上沉积第一透明导电薄膜160。
在本实施例中，在平坦层14上镀膜形成导电条150前，对平坦层14靠近导电条150的表面进行等离子体轰击，能够增加设置在平坦层14上的导电条150以及第一透明导电薄膜160的附着力。优选地，采用氮气等离子体对平坦层14表面直喷的方式进行处理，后续再镀膜导电层15。
其中，导电层15采用金属材料，通常第一透明导电薄膜160采用金属氧化物材料，金属材料的电阻值低于金属氧化物的电阻值，所以将导电条150与第一透明导电薄膜160贴合在一起能够降低公共电极16的电阻。为了避免在图案化导电层15以形成导电条150时，蚀刻导电层15的蚀刻液误蚀刻第一透明导电薄膜160的情况，所以先沉积导电层15并进行蚀刻以形成导电条150，再在导电条150上沉积第一透明导电薄膜160，以完成后续公共电极16的图形，且导电条150对应设置在TFT12的栅极121上方，不会影响显示装置的显示效果。
如图2e至图2g所示，沉积第一透明导电薄膜160后接着形成覆盖第一透明导电薄膜160的第二绝缘层17，并对第二绝缘层17进行蚀刻图案化，采用干蚀刻工艺，在对应每个接触孔20的位置去除第二绝缘层17，并在第二绝缘层17的去除位置露出下方的第一透明导电薄膜160。优选地，由于制作第二绝缘层17时所需温度很高，为了避免第二绝缘层17下方的第一透明导电薄膜160提前结晶的问题，所以第一透明导电薄膜160采用氧化铟锌(IZO)。再对第一透明导电薄膜160进行蚀刻图案化，采用湿蚀刻工艺，在对应于每个接触孔20的位置去除第一透明导电薄膜160而露出下方的平坦层14和第一绝缘层13，第一透明导电薄膜160在图案化之后形成公共电极16，公共电极16与第二绝缘层17上下重叠。第一透明导电薄膜160形成公共电极16后，对公共电极16可以不做退火处理，制程结束后则进行整个基板11的退火处理，节省了制程工序。
如图2h，图2i所示，形成覆盖所述第二绝缘层17的第三绝缘层18，所述第三绝缘层18还同时覆盖露出的所述平坦层14和所述第一绝缘层13；在显示区内对第三绝缘层18和第一绝缘层13进行图案化，对应于每个接触孔20的位置采用干蚀刻工艺去除第三绝缘层18和第一绝缘层13，以在每个接触孔20的位置处露出每个TFT12的一个导电极(源极125或漏极126)；其中，由于在湿蚀刻第一透明导电薄膜160时容易产生第一透明导电薄膜160的底部切角现象，所以需要严格控制第一透明导电薄膜160蚀刻时间的长短，此种底部切角需保证不得断裂，且底部切角深度需控制在第三绝缘层18厚度的一半以内，例如第三绝缘层18厚度在
Figure BDA0002301104460000071
底部切角深度由此对应调整，当沉积第三绝缘层18时，第三绝缘层18相应覆盖了公共电极16的侧边，即覆盖了公共电极16的底部切角，避免了公共电极16裸露等问题。
在对应于每个接触孔20的位置采用干蚀刻工艺去除第三绝缘层18和第一绝缘层13的同时，如图3所示，在非显示区内对应第一桥接孔21的位置去除第三绝缘层18、第一绝缘层13和栅极绝缘层123，以露出扫描线122；以及对应第二桥接孔的位置去除第三绝缘层18，以露出下方的第二绝缘层17。即形成第一桥接孔21和第二桥接孔22与在显示区对应于每个接触孔20的位置去除第三绝缘层18和第一绝缘层13，以露出每个TFT12的一个导电极为同一制程工序。为了蚀刻效果良好，此次干蚀刻模式可以采用RIE mode。
在去除第二桥接孔22位置的第三绝缘层18后，对下方的第二绝缘层17进行图案化，在对应第二桥接孔22的位置去除第二绝缘层17，以露出公共电极16，为了蚀刻效果良好，此次干蚀刻模式切换至ECCP mode。
如图2j所示，在第三绝缘层18上沉积第二透明导电薄膜190，第二透明导电薄膜190填入每个TFT12的接触孔20中并与每个TFT12露出的导电极接触，例如漏极126；
如图2k，图2l所示，在第二透明导电薄膜190上涂布光阻40，并利用光罩50对光阻40进行曝光显影，然后以留下的光阻40为遮罩对第二透明导电薄膜190进行图案化，第二透明导电薄膜190在图案化之后形成多个像素电极19，且每个像素电极19通过接触孔20与对应的TFT12的一个导电极连接。
如图3所示，在非显示区内形成设置在第三绝缘层18上的桥接电极193，桥接电极193通过第一桥接孔21与扫描线122电性连接，桥接电极193通过第二桥接孔22与公共电极16电性连接，由于非显示区的各个导线的绑定位置有限，所以各个导线通过跨层架桥的形式由桥接电极193传输信号，把数据线127的信号由桥接电极193传输给扫描线122，用扫描线122代替数据线127去引入数据信号，公共电极16信号也由桥接电极193传输。
具体地，桥接电极193与像素电极19同层设置，即都设置在第三绝缘层18上；为了节省制程工序，桥接电极193与像素电极19由第二透明导电薄膜190在同一制程工序形成，即经过曝光、显影以及湿蚀刻等形成。
本领域技术人员能够理解地，阵列基板上由该多条扫描线122与该多条数据线127相互绝缘交叉限定形成多个像素单元，像素电极19设置在每个像素单元内，像素电极19通过TFT12与对应的扫描线122和数据线127连接。
其中，如图1所示，每个像素电极19为具有像素电极条191与第一狭缝192的图案化结构。具体地，该图案化结构为像素电极条191和第一狭缝192交替排列的梳状结构，第一狭缝192位于相邻两像素电极条191之间。
如图2m所示，在第二透明导电薄膜190被图案化形成多个像素电极19之后，继续以留下的光阻40为遮罩对第三绝缘层18进行干蚀刻工艺，使第三绝缘层18被蚀刻而形成相互间隔的多个绝缘层图案180，每个绝缘层图案180与一个像素电极19相对应。具体地，每个绝缘层图案180具有绝缘条181与第二狭缝182，绝缘条181与像素电极条191上下重叠，第二狭缝182与第一狭缝192上下对应且连通；由于干蚀刻的特性，第三绝缘层18在与每个像素电极19的电极条相对应的位置之外的其余区域被蚀刻掉而露出下方的第二绝缘层17后，会造成第三绝缘层18的绝缘条181出现底部切角的情况，从而引起后续制作配向膜时发生断裂，为了避免这一现象，需要对像素电极19进行修正，去除像素电极条191的边缘底部切角。
具体地，如图2n所示，在像素电极19上涂布光阻40，并利用光罩50对光阻40进行曝光显影，然后以留下适当面积的光阻40为遮罩对像素电极19进行图案化，使像素电极19的投影小于或等于第三绝缘层18。当像素电极19的投影等于第三绝缘层18时，绝缘层图案180与像素电极19具有相同的图案且两者上下重叠。
第二绝缘层17通过第一狭缝192和第二狭缝182而露出，即，除了与每个像素电极19的像素电极条191相对应的位置之外，第三绝缘层18的其余区域被蚀刻掉，降低了操作电压。针对边缘场开关模式(Fringe Field Switching，FFS)的液晶显示面板而言，是利用像素电极19与公共电极16之间产生的边缘电场来实现对液晶分子的驱动，将第三绝缘层18除了与每个像素电极19的像素电极条191相对应的位置之外的其余区域蚀刻掉，可以使公共电极16更多地被显露出来，大大增强了像素电极19与公共电极16之间的边缘电场，可大幅度降低饱和电压(Vsat)以及功耗，并且提高了穿透率。
在本实施例中，第三绝缘层18和第二绝缘层17选用不同的材料，第二绝缘层17的主要作用是保护下面的公共电极16不露出，避免像素电极19与公共电极16之间发生短路(short)的风险，因此第二绝缘层17只需较小的膜厚即可，优选地，第二绝缘层17膜厚
Figure BDA0002301104460000091
两者都是进行干蚀刻，第三绝缘层18的蚀刻速率大于第二绝缘层17，所以第三绝缘层18比第二绝缘层17更易蚀刻掉，减小了误蚀刻第二绝缘层17的影响。
例如，第二绝缘层17采用氧化硅(SiOx)，第三绝缘层18采用氮化硅(SiNx)或氮氧化硅(SiOxNy)，但不限于此。
值得一提的是，如图4所示，导电层15同样沉积在非显示区的第一绝缘层13上，并对导电层15进行蚀刻图案化，以形成导电线151，导电线151与导电条150连接。在完成像素单元内的像素电极19的图形时，相较于现有技术中非显示区的导电线151图形上方的第一透明导电薄膜160等会被蚀刻掉，造成导电线151裸露，本实施例中在导电线151上沉积第三绝缘层18以及第二透明导电薄膜190以做保护层。具体地，第三绝缘层18覆盖于导电线151上，在第三绝缘层18上沉积第二透明导电薄膜190，对第二透明导电薄膜190和第三绝缘层18上涂布光阻40进行图案化，形成与导电线151上下重叠的第三绝缘层18和第二透明导电薄膜190，防止了导电线151因裸露而引起的氧化或者划伤。
如图2o所示，最后去除光阻40，以完成薄膜晶体管阵列基板的图形，待所有制程结束以后，需对整个基板11进行退火处理。
综上所述，本发明提供的薄膜晶体管阵列基板及其制作方法，通过沉积第一透明导电薄膜160后，形成覆盖第一透明导电薄膜160的第二绝缘层17，并依次对第二绝缘层17和第一透明导电薄膜160进行图案化，在对应每个TFT12的接触孔20的位置去除第二绝缘层17和第一透明导电薄膜160，以形成公共电极16和叠置于公共电极16上方的绝缘保护层，再形成覆盖第二绝缘层17的第三绝缘层18并打开接触孔20时，只需将接触孔20上的位置蚀刻掉，即去除第三绝缘层18和第一绝缘层13对应接触孔20的位置，避免了现有技术中形成接触孔20还需蚀刻第二绝缘层17，而造成第二绝缘层17下方的第一绝缘层13出现底部切角(undercut)的情况，本实施例的薄膜晶体管阵列基板后续完成像素电极19的图形时能保证像素电极19填入每个TFT12的接触孔20不发生断线的现象，改善了薄膜晶体管阵列基板的质量。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种薄膜晶体管阵列基板的制作方法，其特征在于，包括：
在基板上形成呈阵列排布的多个TFT；
形成覆盖多个所述TFT的第一绝缘层；
形成覆盖所述第一绝缘层的平坦层，并对所述平坦层进行图案化，在对应于每个接触孔的位置处去除所述平坦层而露出下方的所述第一绝缘层；
在所述平坦层上沉积导电层，并对所述导电层进行蚀刻图案化，以形成导电条；
在所述平坦层和所述导电条上沉积第一透明导电薄膜；
形成覆盖所述第一透明导电薄膜的第二绝缘层，并对所述第二绝缘层进行图案化，在对应每个接触孔的位置去除所述第二绝缘层，并在所述第二绝缘层的去除位置露出下方的所述第一透明导电薄膜；
对所述第一透明导电薄膜进行图案化，在对应于每个接触孔的位置去除所述第一透明导电薄膜而露出下方的所述平坦层和所述第一绝缘层，所述第一透明导电薄膜在图案化之后形成公共电极，所述公共电极与所述第二绝缘层上下重叠；
形成覆盖所述第二绝缘层的第三绝缘层，所述第三绝缘层还同时覆盖露出的所述平坦层和所述第一绝缘层；
在显示区内对所述第三绝缘层和所述第一绝缘层进行图案化，对应于每个接触孔的位置去除所述第三绝缘层和所述第一绝缘层，以在每个接触孔的位置处露出每个所述TFT的一个导电极；
在所述第三绝缘层上沉积第二透明导电薄膜，所述第二透明导电薄膜填入每个所述TFT的接触孔中并与每个所述TFT露出的导电极接触；
在所述第二透明导电薄膜上涂布光阻，并利用光罩对所述光阻进行曝光显影，然后以留下的所述光阻为遮罩对所述第二透明导电薄膜进行图案化，所述第二透明导电薄膜在图案化之后形成多个像素电极，其中每个所述像素电极为具有像素电极条与第一狭缝的图案化结构，且每个所述像素电极通过接触孔与对应的TFT的一个导电极连接；
在所述第二透明导电薄膜被图案化形成所述多个像素电极之后，继续以留下的所述光阻为遮罩对所述第三绝缘层进行蚀刻工艺，使所述第三绝缘层被蚀刻而形成相互间隔的多个绝缘层图案，每个所述绝缘层图案与一个像素电极相对应，所述绝缘层图案与所述像素电极上下重叠；
去除所述光阻。
2.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，在所述基板上沉积第一金属层，对所述第一金属层进行图案化制作形成扫描线和所述TFT的栅极，所述扫描线与所述栅极连接，在所述扫描线和所述TFT的栅极上形成栅极绝缘层，所述栅极绝缘层设置在所述第一绝缘层下方，在非显示区内对应第一桥接孔的位置去除所述第三绝缘层、所述第一绝缘层和所述栅极绝缘层，以露出所述扫描线。
3.根据权利要求2所述的薄膜晶体管阵列基板的制作方法，其特征在于，在所述非显示区内对所述第三绝缘层和所述第二绝缘层进行图案化，在对应所述第二桥接孔的位置去除所述第三绝缘层和所述第二绝缘层，以露出所述公共电极；在所述非显示区内形成设置在第三绝缘层上的桥接电极，所述桥接电极通过所述第一桥接孔与所述扫描线电性连接，所述桥接电极通过所述第二桥接孔与所述公共电极电性连接。
4.根据权利要求3所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述桥接电极与所述像素电极同层设置，且由所述第二透明导电薄膜蚀刻形成。
5.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述第三绝缘层被蚀刻而形成相互间隔的多个绝缘层图案后，在所述像素电极上涂布所述光阻，并利用光罩对所述光阻进行曝光显影，然后以留下的所述光阻为遮罩对所述像素电极进行图案化，使所述像素电极的投影小于或等于所述第三绝缘层。
6.根据权利要求3所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述导电层沉积在所述非显示区的第一绝缘层上，并对所述导电层进行蚀刻图案化，以形成导电线，所述导电线与所述导电条连接，所述第三绝缘层覆盖于所述导电线上，在所述第三绝缘层上沉积第二透明导电薄膜，对所述第二透明导电薄膜和第三绝缘层上涂布光阻进行图案化，形成与所述导电线上下重叠的所述第三绝缘层和所述第二透明导电薄膜。
7.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述第三绝缘层和所述第二绝缘层选用不同的材料，所述第三绝缘层的蚀刻速率大于所述第二绝缘层。
8.根据权利要求7所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述第二绝缘层采用氧化硅，所述第三绝缘层采用氮化硅或氮氧化硅。
9.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，在所述平坦层上镀膜形成导电条前，对所述平坦层靠近所述导电条的表面进行等离子体轰击。
10.一种薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板由权利要求1至9任一项所述的薄膜晶体管阵列基板的制作方法制作形成。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725135A (zh) * 2020-06-30 2020-09-29 昆山龙腾光电股份有限公司 阵列基板的制作方法及阵列基板
CN113433747A (zh) * 2021-07-12 2021-09-24 武汉华星光电技术有限公司 阵列基板及制作方法、移动终端
CN113433742A (zh) * 2021-06-17 2021-09-24 深圳市华星光电半导体显示技术有限公司 Ips型tft-lcd阵列基板的制作方法及ips型tft-lcd阵列基板
CN114779544A (zh) * 2022-03-29 2022-07-22 武汉华星光电技术有限公司 Tft基板及其制作方法、液晶显示面板和oled显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010008758A (ja) * 2008-06-27 2010-01-14 Epson Imaging Devices Corp 液晶表示パネル
KR20150000139A (ko) * 2013-06-24 2015-01-02 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
CN104617115A (zh) * 2015-03-02 2015-05-13 深圳市华星光电技术有限公司 Ffs型薄膜晶体管阵列基板及其制备方法
CN105514032A (zh) * 2016-01-11 2016-04-20 深圳市华星光电技术有限公司 Ips型tft-lcd阵列基板的制作方法及ips型tft-lcd阵列基板
CN106206623A (zh) * 2016-09-26 2016-12-07 京东方科技集团股份有限公司 一种显示基板、其制作方法、显示面板及显示装置
CN109445214A (zh) * 2018-12-13 2019-03-08 昆山龙腾光电有限公司 阵列基板及制作方法和液晶显示面板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010008758A (ja) * 2008-06-27 2010-01-14 Epson Imaging Devices Corp 液晶表示パネル
KR20150000139A (ko) * 2013-06-24 2015-01-02 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법
CN104617115A (zh) * 2015-03-02 2015-05-13 深圳市华星光电技术有限公司 Ffs型薄膜晶体管阵列基板及其制备方法
CN105514032A (zh) * 2016-01-11 2016-04-20 深圳市华星光电技术有限公司 Ips型tft-lcd阵列基板的制作方法及ips型tft-lcd阵列基板
CN106206623A (zh) * 2016-09-26 2016-12-07 京东方科技集团股份有限公司 一种显示基板、其制作方法、显示面板及显示装置
CN109445214A (zh) * 2018-12-13 2019-03-08 昆山龙腾光电有限公司 阵列基板及制作方法和液晶显示面板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725135A (zh) * 2020-06-30 2020-09-29 昆山龙腾光电股份有限公司 阵列基板的制作方法及阵列基板
CN111725135B (zh) * 2020-06-30 2023-08-29 昆山龙腾光电股份有限公司 阵列基板的制作方法及阵列基板
CN113433742A (zh) * 2021-06-17 2021-09-24 深圳市华星光电半导体显示技术有限公司 Ips型tft-lcd阵列基板的制作方法及ips型tft-lcd阵列基板
CN113433747A (zh) * 2021-07-12 2021-09-24 武汉华星光电技术有限公司 阵列基板及制作方法、移动终端
CN114779544A (zh) * 2022-03-29 2022-07-22 武汉华星光电技术有限公司 Tft基板及其制作方法、液晶显示面板和oled显示面板

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