CN107180759A - 一种增强型P型栅GaN HEMT器件的制作方法 - Google Patents

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Abstract

本发明涉及半导体制造技术领域,具体涉及一种增强型P型栅GaN HEMT器件的制作方法,包括以下步骤:S1、在表面包含P型GaN层的GaN HEMT结构上形成P型GaN栅极保护区域;S2、制备源极和漏极;S3、在具备源极和漏极的GaN HEMT结构上形成有源隔离区;S4、通过光刻显影方式打开所述源极和漏极之间区域,在GaN HEMT结构表面淀积一层金属Ni,并剥离源极和漏极顶部的金属Ni;S5、对剥离完金属Ni的GaN HEMT结构进行氧化处理,将金属Ni氧化形成NiO介质层;S6、通过光刻显影方式打开栅极保护区域,在栅极保护区域制备栅极;S7、分别对栅极、源极、漏极进行加厚。本发明可以有效减小器件的电流崩塌现象。

Description

一种增强型P型栅GaN HEMT器件的制作方法
技术领域
本发明属于半导体制造技术领域,具体涉及一种增强型P型栅GaN HEMT器件的制作方法。
背景技术
GaN材料以其较宽的禁带宽度使其为基底的GaN HEMT器件具备高的击穿电压、高的电流密度及低的导通电阻,是现代电力传输系统的核心器件。GaNHEMT作为电力电子器件的首要条件是增强型工作模式,科研界和产业界的热点为具有P型GaN栅极的GaN HEMT器件,具体做法是在栅极金属和AlGaN势垒层之间插入一层P型GaN层,通过PN内建电场将下方AlGaN/GaN异质结界面处的三角形势阱抬高至费米能级之上,从而形成增强型沟道。随着研究的深入,P型GaN栅极技术也遇到了瓶颈,主要是由于栅极P型GaN和AlGaN势垒层之间的PN结的泄漏电流较大,造成该种结构的器件的击穿电压提升止步在800V,与GaN材料所决定的最优击穿电压相差甚远;同时基于P型GaN栅极的增强型器件的阈值电压在1.5V左右,更高的阈值电压能提高整个电力电子系统的安全性;除此之外,使用干法刻蚀移除栅极区域的P型GaN,等离子体轰击所产生的缺陷,例如产生表面可动空穴,可动空穴在高压下的流失也是电流崩塌现象产生的重要原因。综上所述,若要提高P型GaN栅极器件的性能,需要新的栅接触技术和表面钝化技术。
提高具有P型GaN栅极的增强型GaN HEMT器件的抑制电流崩塌能力,业界常用的方法有以下四种:一、优化外延结构设计,改善表面P型GaN层的掺杂情况,来降低栅极泄漏电流和提高阈值电压;二、改进和优化刻蚀方法,减小刻蚀栅极区域之外P型GaN时所产生的损伤,提高器件抑制电流崩塌的能力;三、在栅极和漏极之间的高场区域引入P型GaN电极,用于在高场下向AlGaN表面注入空穴来降低沟道电子流失,达到抑制电流崩塌的作用;四、使用GaN衬底来取代Si衬底,降低晶格失配,提高外延结构质量。但是以上方法,在工艺上实现难度较高,而且对并不明显。
发明内容
本发明的目的在于提供一种大大提升增强型器件抑制电流崩塌能力的制作方法。
为达到上述要求,本发明采取的技术方案是:提供一种增强型P型栅GaNHEMT器件的制作方法,包括以下步骤:
S1、在表面包含P型GaN层的GaN HEMT结构上形成P型GaN栅极保护区域;
S2、在形成栅极保护区域的GaN HEMT结构上制备源极和漏极,所述栅极保护区域位于源极和漏极之间;
S3、在具备源极和漏极的GaN HEMT结构上形成有源隔离区;
S4、在形成有源隔离区的GaN HEMT结构上通过光刻显影方式打开所述源极和漏极之间区域,在所述GaN HEMT结构表面淀积一层金属Ni,并剥离源极和漏极顶部的金属Ni;
S5、对剥离完金属Ni的GaN HEMT结构进行氧化处理,将金属Ni氧化形成NiO介质层;
S6、在具有NiO介质层的GaN HEMT结构上通过光刻显影方式打开所述栅极保护区域,在栅极保护区域制备栅极;
S7、通过光刻显影方式打开栅极、源极、漏极区域,并分别对栅极、源极、漏极进行加厚。
与现有技术相比,本发明具有以下优点:
(1)在栅极和P型GaN之间插入一层NiO介质层,因为NiO材料的高介电常数,因此可以大幅度降低栅极泄漏电流,有利于提高电力电子器件的击穿电压和开关比;同时NiO是一种P型氧化物,与下方的P型GaN共同作用,有利于将现有P型栅的阈值电压提高到1.5V之上;
(2)同时使用NiO介质层作为表面钝化层,有利于将AlGaN势垒层表面的空穴固定住,减小高压下沟道二维电子气的流失,进而减小器件的电流崩塌现象;
(3)在工艺实现上,能够通过电子束蒸发等较简单的方法在源漏极之间的区域淀积金属Ni,然后再通过热氧化的方式生成NiO,工艺兼容性高,热氧化生成的NiO化学性质稳定,且NiO与AlGaN或GaN的接触较好,有助于制备高性能电力电子器件。
附图说明
此处所说明的附图用来提供对本申请的进一步理解,构成本申请的一部分,在这些附图中使用相同的参考标号来表示相同或相似的部分,本申请的示意性实施例及其说明用于解释本申请,并不构成对本申请的不当限定。在附图中:
图1为本发明的流程示意图;
图2为经过步骤S1后形成的器件结构示意图;
图3为经过步骤S2后形成的器件结构示意图;
图4为经过步骤S3后形成的器件结构示意图;
图5为经过步骤S4后形成的器件结构示意图;
图6为经过步骤S5后形成的器件结构示意图;
图7为经过步骤S6后形成的器件结构示意图;
图8为经过步骤S7后形成的器件结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚,以下结合附图及具体实施例,对本申请作进一步地详细说明。为简单起见,以下描述中省略了本领域技术人员公知的某些技术特征。
如图1所示,本实施例的GaN HEMT结构从下至上包括衬底、AlN成核层、GaN缓冲层、AlN插入层及AlGaN势垒层,该AlGaN势垒层上具有P型GaN层,该增强型P型栅GaN HEMT器件的制作方法包括以下步骤:
S1、在表面包含P型GaN层的GaN HEMT结构上形成P型GaN栅极保护区域1,如图2所示;
步骤S1具体为:以AZ5214光刻胶为保护掩膜,通过光刻显影形成栅极保护区域1保护掩膜,使用干法刻蚀去除栅极保护区域1保护掩膜之外的P型GaN层,刻蚀气体为Cl2,缓冲气体为Bcl3,刻蚀功率为300W,刻蚀时间1min,形成P型GaN栅极保护区域1,如图2所示。
S2、在形成栅极保护区域1的GaN HEMT结构上制备源极3和漏极4,栅极保护区域1位于源极3和漏极4之间,如图3所示;
步骤S2具体为:通过光刻显影形成欧姆电极区域,在GaN HEMT结构上淀积欧姆金属,欧姆金属为电子束依次蒸发的Ti、Al、Ni及Au,厚度依次为20nm、160nm、50nm及100nm;以nlof2020光刻胶为金属剥离掩膜,湿法剥离欧姆电极区域之外的欧姆金属,然后进行欧姆金属合金反应,欧姆金属合金反应为在氮气气氛下热处理30s,热处理温度为870℃,从而形成源极3和漏极4,栅极保护区域1位于源极3和漏极4之间,如图3所示。
S3、在具备源极3和漏极4的GaN HEMT结构上形成有源隔离区5,如图4所示;
以AZ4210光刻胶为有源区保护掩膜,通过光刻显影形成有源区保护,采用多能量B离子注入,能量分别为20keV、60keV及80keV,剂量为1X1013cm-2,形成器件有源隔离区5,如图4所示。
S4、通过光刻显影方式打开源极3和漏极4之间区域,在GaN HEMT结构表面电子束蒸发金属Ni,形成Ni金属层2,Ni金属层2的厚度为20nm,以AZ5214光刻胶为金属剥离掩膜,湿法剥离源极3和漏极4顶部的金属Ni,如图5所示;
S5、对剥离完金属Ni的GaN HEMT结构进行氧化处理,将金属Ni氧化形成NiO介质层6,NiO介质层6同时作为器件的栅介质和钝化层,如图6所示;
此处,氧化方式为热氧化,氧化温度为500-600℃,氧化保护气体为氧气,氧化时间为10-60min。
S6、在具有NiO介质层6的GaN HEMT结构上通过光刻显影方式打开栅极保护区域1,在栅极保护区域1制备栅极7;
步骤S6具体为:通过光刻显影方式打开栅极保护区域1,在具有NiO介质层6的GaNHEMT结构上子束蒸发栅极金属,栅极金属依次为Ni和Au,厚度分别为50nm和300nm;以AZ5214光刻胶为金属剥离掩膜,湿法剥离栅极保护区域1之外的栅极金属,栅极保护区域1上的金属形成栅极7,如图7所示。
S7、通过光刻显影方式打开栅极7、源极3、漏极4区域,并分别对栅极7、源极3、漏极4进行加厚。
步骤S7具体为:通过光刻显影方式打开栅极7、源极3、漏极4区域,在GaN HEMT结构表面电子束蒸发电极金属8,电极金属8依次为Ni和Au,厚度分别为50nm和300nm;以AZ5214光刻胶为金属剥离掩膜,湿法剥离栅极7、源极3、漏极4顶部之外的电极金属8,形成加厚的栅极、源极及漏极,完成整套器件工艺,如图8所示。
以上实施例仅表示本发明的几种实施方式,其描述较为具体和详细,但并不能理解为对本发明范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明保护范围。因此本发明的保护范围应该以权利要求为准。

Claims (10)

1.一种增强型P型栅GaN HEMT器件的制作方法,其特征在于,包括以下步骤:
S1、在表面包含P型GaN层的GaN HEMT结构上形成P型GaN栅极保护区域;
S2、在形成栅极保护区域的GaN HEMT结构上制备源极和漏极,所述栅极保护区域位于源极和漏极之间;
S3、在具备源极和漏极的GaN HEMT结构上形成有源隔离区;
S4、在形成有源隔离区的GaN HEMT结构上通过光刻显影方式打开所述源极和漏极之间区域,在所述GaN HEMT结构表面淀积一层金属Ni,并剥离源极和漏极顶部的金属Ni;
S5、对剥离完金属Ni的GaN HEMT结构进行氧化处理,将金属Ni氧化形成NiO介质层;
S6、在具有NiO介质层的GaN HEMT结构上通过光刻显影方式打开所述栅极保护区域,在栅极保护区域制备栅极;
S7、通过光刻显影方式打开栅极、源极、漏极区域,并分别对栅极、源极、漏极进行加厚。
2.根据权利要求1所述的增强型P型栅GaN HEMT器件的制作方法,其特征在于,所述步骤S1具体为:在表面包含P型GaN层的GaN HEMT结构上通过光刻显影形成栅极保护掩膜,去除栅极保护掩膜之外的P型GaN层,形成P型GaN栅极保护区域。
3.根据权利要求2所述的增强型P型栅GaN HEMT器件的制作方法,其特征在于,所述步骤S1中的保护掩膜为光刻胶、氧化硅或氮化硅,去除P型GaN层的方法为干法刻蚀或氧化辅助湿法腐蚀。
4.根据权利要求1所述的增强型P型栅GaN HEMT器件的制作方法,其特征在于,所述步骤S2具体为:在形成栅极保护区域的GaN HEMT结构上通过光刻显影形成欧姆电极区域,在GaN HEMT结构上淀积欧姆金属,剥离欧姆电极区域之外的欧姆金属后进行欧姆金属合金反应,形成源极和漏极,所述栅极保护区域位于源极和漏极之间。
5.根据权利要求4所述的增强型P型栅GaN HEMT器件的制作方法,其特征在于,所述步骤S2中的欧姆金属从下至上依次为Ti、Al、Ni及Au,厚度依次为20nm、160nm、50nm及100nm。
6.根据权利要求1所述的增强型P型栅GaN HEMT器件的制作方法,其特征在于,所述步骤S4中金属Ni的厚度为2-50nm。
7.根据权利要求1所述的增强型P型栅GaN HEMT器件的制作方法,其特征在于,所述步骤S5中氧化方式为热氧化,氧化温度为500-600℃,氧化保护气体为氧气,氧化时间为10-60min。
8.根据权利要求1所述的增强型P型栅GaN HEMT器件的制作方法,其特征在于,所述步骤S6具体为:通过光刻显影方式打开所述栅极保护区域,在具有NiO介质层的GaN HEMT结构上淀积栅极金属,剥离栅极保护区域之外的栅极金属,栅极保护区域上的栅极金属形成栅极。
9.根据权利要求8所述的增强型P型栅GaN HEMT器件的制作方法,其特征在于,所述步骤S6中的栅极金属依次为Ni和Au,厚度分别为50nm和300nm。
10.根据权利要求1所述的增强型P型栅GaN HEMT器件的制作方法,其特征在于,所述步骤S7具体为:通过光刻显影方式打开栅极、源极、漏极及空穴注入极区域,在所述GaN HEMT结构表面淀积电极金属,并剥离栅极、源极、漏极顶部之外的电极金属,形成加厚的栅极、源极及漏极。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110571267A (zh) * 2019-08-13 2019-12-13 中山市华南理工大学现代产业技术研究院 具有NiOX保护层的MIS-HEMT器件及制备方法
CN110797390A (zh) * 2019-09-30 2020-02-14 西安交通大学 一种增强型GaNHEMT集成结构及其制备方法
US11114537B2 (en) 2019-01-23 2021-09-07 Imec Vzw Enhancement-mode high electron mobility transistor
CN113540230A (zh) * 2021-06-11 2021-10-22 中兴通讯股份有限公司 半导体器件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050099395A (ko) * 2004-04-10 2005-10-13 오창석 니켈 산화물 절연 게이트를 가지는 알루미늄 갈륨 질화물/갈륨 질화물계 이종접합구조 전계 효과 트랜지스터
US20120313106A1 (en) * 2011-06-10 2012-12-13 International Rectifier Corporation Enhancement Mode Group III-V High Electron Mobility Transistor (HEMT) and Method for Fabrication
CN106206309A (zh) * 2015-05-07 2016-12-07 中国科学院苏州纳米技术与纳米仿生研究所 二次外延p型氮化物实现增强型hemt的方法及增强型hemt

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050099395A (ko) * 2004-04-10 2005-10-13 오창석 니켈 산화물 절연 게이트를 가지는 알루미늄 갈륨 질화물/갈륨 질화물계 이종접합구조 전계 효과 트랜지스터
US20120313106A1 (en) * 2011-06-10 2012-12-13 International Rectifier Corporation Enhancement Mode Group III-V High Electron Mobility Transistor (HEMT) and Method for Fabrication
CN106206309A (zh) * 2015-05-07 2016-12-07 中国科学院苏州纳米技术与纳米仿生研究所 二次外延p型氮化物实现增强型hemt的方法及增强型hemt

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114537B2 (en) 2019-01-23 2021-09-07 Imec Vzw Enhancement-mode high electron mobility transistor
CN110571267A (zh) * 2019-08-13 2019-12-13 中山市华南理工大学现代产业技术研究院 具有NiOX保护层的MIS-HEMT器件及制备方法
WO2021027012A1 (zh) * 2019-08-13 2021-02-18 中山市华南理工大学现代产业技术研究院 具有NiO X保护层的MIS-HEMT器件及制备方法
CN110797390A (zh) * 2019-09-30 2020-02-14 西安交通大学 一种增强型GaNHEMT集成结构及其制备方法
CN113540230A (zh) * 2021-06-11 2021-10-22 中兴通讯股份有限公司 半导体器件及其制作方法

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