CN107112239A - FinFET的掺杂方法 - Google Patents

FinFET的掺杂方法 Download PDF

Info

Publication number
CN107112239A
CN107112239A CN201580062264.2A CN201580062264A CN107112239A CN 107112239 A CN107112239 A CN 107112239A CN 201580062264 A CN201580062264 A CN 201580062264A CN 107112239 A CN107112239 A CN 107112239A
Authority
CN
China
Prior art keywords
top surface
doped chemical
injected
fin
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580062264.2A
Other languages
English (en)
Other versions
CN107112239B (zh
Inventor
洪俊华
吴汉明
陈炯
张劲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Kaishitong Semiconductor Co ltd
Original Assignee
Kingstone Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kingstone Semiconductor Co Ltd filed Critical Kingstone Semiconductor Co Ltd
Publication of CN107112239A publication Critical patent/CN107112239A/zh
Application granted granted Critical
Publication of CN107112239B publication Critical patent/CN107112239B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种FinFET的掺杂方法，该FinFET包括衬底（20）和位于衬底上平行间隔设置的Fin（200），每根Fin包括顶面、第一侧壁和第二侧壁，该掺杂方法包括以下步骤：T1、在Fin的顶面、第一侧壁和第二侧壁中形成掺杂层；T2、将衬底元素沿着该衬底（20）的法线方向注入至Fin的顶面中以减小顶面中掺杂元素的浓度。通过较长时间的离子注入实现注入的饱和，并在侧壁完成注入之后增加一道衬底元素注入的工艺，最终实现Fin的均匀掺杂。

Description

FinFET的掺杂方法 技术领域
本发明涉及一种FinFET的掺杂方法，特别是涉及一种具有自调节功能的FinFET的掺杂方法。
背景技术
随着集成电路从22nm技术节点往更小尺寸发展，制程会采用FinFET(鳍式场效晶体管，Fin是鱼鳍的意思，FinFET命名根据晶体管的形状与鱼鳍的相似性)结构，旨在减少沟道效应，在抑制亚阈值电流和栅漏电流方面有着绝对的优势。随着集成度的提高，FinFET器件取代传统体硅器件将是必然的趋势。
图1示出了FinFET结构的一部分(包括100和200两个单元)，附图标记20表示衬底，例如硅衬底，附图标记22表示形成于衬底20中或20上的浅沟道绝缘区域(shallow trench isolation region)，图1中分别以附图标记124和224表示所示的两根Fin。
在FinFET结构中，需要在竖直的Fin中形成掺杂。业内现有的掺杂方式有生长法和离子注入法。生长法对于P型掺杂来说是可行的，然而在形成N型掺杂时就遭遇了困境。N型掺杂源比较常见的AsH3，其毒性非常大，因此必须采用砷离子注入的方式来形成N型掺杂。但是在实际应用中，离子注入却面临着三个急需解决的技术问题，即均匀度、非晶化和圆角的问题。
1、均匀度(doping conformity)
由于Fin是竖直结构的，为了在侧壁中形成掺杂，离子注入的方向必须和Fin的长度方向呈一定角度。参考图2和图3，为了使得Fin的侧壁中均实现有效掺杂，现有的注入方式通常是采用两次注入，即先按照图2中所示的箭头方向完成Fin右侧的注入，接着再按照图3中所示的箭头方向完成Fin左侧的注入。在这种带有倾角的注入中，Fin的顶部受到两次离子注入和不 同注入投影剂量，这就造成了每根Fin的顶部和侧壁之间掺杂剂量的严重不均匀。
具体来说，依然参考图2或者图3，为了在Fin的侧壁上形成掺杂，离子注入的方向必然是要和衬底的法线方向呈一定角度的，除了45°之外，Fin的顶部和侧壁上的掺杂剂量必然是不同的。随着FinFET结构高宽比(aspect ratio，即Fin的高度和两根Fin之间的距离之比)的增大，离子注入的角度(注入方向和衬底法线的夹角)也就越来越小，那么注入至顶部的离子势必会多于注入侧壁的离子，这就加剧了Fin本身顶部和侧壁掺杂剂量的不均匀。目前，这种不均匀性是极为显著的，甚至达到了顶部和侧壁掺杂剂量之比为20:1，最优的，也要达到10:1。也就是说，顶部的掺杂量要远远大于侧壁，这种不均匀性对于器件性能的优化是极为不利的。
再者，倘若两次的注入参数不能精确控制保持一致，又会造成Fin两个侧壁上的掺杂不均匀，从而影响到器件的性能。
2、非晶化(Amorphization)
现有的注入法还遭遇了非晶化的问题，由于注入离子的能量较高，离子被注入的深度就很深，这会使得Fin被非晶化，原本的单晶结构难以保持，这对于器件的性能也是极为不利的。
3、圆角(Corner erosion)
参考图4，现有技术的高能量注入除了会带来非晶化的问题之外，还会造成Fin的两个角被离子撞击损伤的情况，图4中示出了被损伤后的圆角，这种结构也是不利于器件性能的。
发明内容
本发明要解决的技术问题是为了克服现有技术中采用离子注入法来完成Fin的掺杂时注入均匀性不佳、特别是Fin的顶部和侧壁的不均匀性往往超过10:1的缺陷，提供一种FinFET的掺杂方法，通过较长时间的离子注入实现注入的饱和，并在侧壁完成注入之后增加一道衬底元素(例如硅或锗) 注入的工艺，最终实现Fin的均匀掺杂。
本发明是通过下述技术方案来解决上述技术问题的：
一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的Fin，每根Fin包括顶面、第一侧壁和第二侧壁，其特点在于，该掺杂方法包括以下步骤：
T1、在Fin的顶面、第一侧壁和第二侧壁中形成掺杂层；
T2、将衬底元素沿着该衬底的法线方向注入至Fin的顶面中以减小顶面中掺杂元素的浓度。
由于Fin的竖直结构，顶面的掺杂剂量会大于侧壁的掺杂剂量，这就造成了顶面和侧壁掺杂严重不均的情况。为此，在完成掺杂层之后，增加衬底元素的注入工艺，来减小顶面中掺杂元素的浓度，从而保证了顶面和侧壁掺杂的均匀性。
优选地，步骤T2中衬底元素的注入深度与掺杂层的深度一致。
优选地，对于每根Fin来说，步骤T1还包括：
T11、使掺杂元素注入至该第一侧壁中以及注入至该顶面中，
T12、使掺杂元素注入至该第二侧壁中以及注入至该顶面中。
在该掺杂方法中，完成第一侧壁和第二侧壁的注入掺杂之后，由于顶面受到两次离子注入，顶面中的掺杂剂量势必会大于侧壁的掺杂剂量。为了减少这种不均匀性，在完成Fin的两个侧壁的掺杂之后增加一道垂直注入的工艺，将衬底元素注入至顶部中，由于注入方向沿着该衬底的法线方向，因此衬底元素的注入不会影响Fin的两个侧壁上的掺杂，而仅会影响顶部的掺杂。注入衬底元素之后，有两种情况：其一，衬底元素注入之后将顶部中的掺杂元素溅射掉一部分，由此来减小顶部的掺杂剂量，从而降低了掺杂浓度；其二，衬底元素被注入至顶部中后等于增加衬底的剂量，那么掺杂元素的浓度就降低了。由此，有助于实现Fin的顶部和侧壁的均匀性。
优选地，步骤T11中使掺杂元素注入至该第一侧壁中以及注入至该顶面中直至该第一侧壁中掺杂元素的剂量达到自饱和，和/或，步骤T12中使掺 杂元素注入至该第二侧壁中以及注入至该顶面中直至该第二侧壁中掺杂元素的剂量达到自饱和，其中，自饱和为注入的掺杂元素和溅射出的掺杂元素相等的动态平衡状态。
也就是说，对于每根Fin来说两个侧壁的掺杂过程是这样的：
首先，使掺杂元素注入至该第一侧壁中以及注入至该顶面中直至该第一侧壁中掺杂元素的剂量达到自饱和，其中：
部分掺杂元素被注入至该第一侧壁中以形成掺杂层；
部分掺杂元素撞击该掺杂层后溅射出该掺杂层中的掺杂元素并且溅射出的掺杂元素射向相邻Fin的第二侧壁以在相邻Fin的第二侧壁上形成沉积层，
接着，使掺杂元素注入至该第二侧壁中以及注入至该顶面中直至该第二侧壁中掺杂元素的剂量达到饱和，其中：
部分掺杂元素被注入至该第二侧壁中以形成掺杂层；
部分掺杂元素撞击该掺杂层后溅射出该掺杂层中的掺杂元素并且溅射出的掺杂元素射向相邻Fin的第一侧壁；
部分掺杂元素撞击该沉积层后溅射出该沉积层中的掺杂元素并且溅射出的掺杂元素射向相邻Fin的第一侧壁。
优选地，对于每根Fin来说，步骤T1包括：
反复执行步骤TP1和步骤TP2直至该第一侧壁和该第二侧壁中的掺杂元素的剂量达到自饱和，之后执行步骤T2，
TP1、使掺杂元素注入至该第一侧壁中以及注入至该顶面中；
TP2、使掺杂元素注入至该第二侧壁中以及注入至该顶面中，
其中，自饱和为注入的掺杂元素和溅射出的掺杂元素相等的动态平衡状态。
两个侧壁的掺杂情况具体如下，
进行第一侧壁的注入时：
部分掺杂元素被注入至该第一侧壁中以形成掺杂层；
部分掺杂元素撞击该掺杂层后溅射出该掺杂层中的掺杂元素并且溅射出的掺杂元素射向相邻Fin的第二侧壁以在相邻Fin的第二侧壁上形成沉积层，
进行第二侧壁的注入时：
部分掺杂元素被注入至该第二侧壁中以形成掺杂层；
部分掺杂元素撞击该掺杂层后溅射出该掺杂层中的掺杂元素并且溅射出的掺杂元素射向相邻Fin的第一侧壁；
部分掺杂元素撞击该沉积层后溅射出该沉积层中的掺杂元素并且溅射出的掺杂元素射向相邻Fin的第一侧壁。
优选地，掺杂元素的注入方向与该衬底的法线所呈夹角为2°-45°，和/或，
该掺杂元素为砷、磷或硼。
优选地，该衬底元素为硅或锗。
优选地，掺杂元素的注入能量为200eV–2keV。掺杂元素为砷时，注入能量小于等于1keV，掺杂元素为硼时，注入能量小于等于300eV。
本发明还提供一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的Fin，每根Fin包括顶面、第一侧壁和第二侧壁，其特点在于，该掺杂方法包括以下步骤：
R1、在Fin的顶面、第一侧壁和第二侧壁中形成掺杂层；
R2、将衬底元素沿着几乎平行于该顶面的方向注入至Fin的顶面中以减小顶面中掺杂元素的剂量，其中几乎平行于该顶面的方向表示注入方向与该顶面所呈夹角大于0°，小于等于5°。
在该技术方案中，为了解决Fin的顶面和侧壁掺杂不均匀的问题，同样地，在完成Fin的掺杂之后增加一道衬底元素的注入工艺，采用几乎与顶面平行的注入方向将衬底元素注入于顶面中，通过溅射掺杂元素的方式来降低顶面中掺杂元素的剂量，从而提高顶面和侧壁的掺杂均匀性。
优选地，对于每根Fin来说，步骤R1还包括：
R11、使掺杂元素注入至该第一侧壁中以及注入至该顶面中，
R12、使掺杂元素注入至该第二侧壁中以及注入至该顶面中。
优选地，步骤R11中使掺杂元素注入至该第一侧壁中以及注入至该顶面中直至该第一侧壁中掺杂元素的剂量达到自饱和，和/或，步骤R12中使掺杂元素注入至该第二侧壁中以及注入至该顶面中直至该第二侧壁中掺杂元素的剂量达到自饱和，其中，自饱和为注入的掺杂元素和溅射出的掺杂元素相等的动态平衡状态。
优选地，对于每根Fin来说，步骤R1包括：
反复执行步骤RP1和步骤RP2直至该第一侧壁和该第二侧壁中的掺杂元素的剂量达到自饱和，之后执行步骤R2，
RP1、使掺杂元素注入至该第一侧壁中以及注入至该顶面中；
RP2、使掺杂元素注入至该第二侧壁中以及注入至该顶面中，
其中，自饱和为注入的掺杂元素和溅射出的掺杂元素相等的动态平衡状态。
优选地，掺杂元素的注入方向与该衬底的法线所呈夹角为2°-45°，和/或，
该掺杂元素为砷、磷或硼。
优选地，该衬底元素为硅或锗。
优选地，掺杂元素的注入能量为200eV–2keV。掺杂元素为砷时，注入能量小于等于1keV，掺杂元素为硼时，注入能量小于等于300eV。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：
1、通过在完成Fin的侧壁掺杂之后增加垂直注入衬底元素的方式来减小顶部的掺杂浓度，或者通过几乎水平的注入衬底元素的方式来减小顶部的掺杂剂量，从而实现Fin的顶部和侧壁的掺杂均匀。
2、在对Fin的侧壁进行注入掺杂时使侧壁的掺杂剂量实现自饱和从而 保证了每个侧壁各个位置的掺杂是均匀的，并且保证了每根Fin的两个侧壁的掺杂也是均匀的。
3、由于将掺杂元素的注入能量控制在2keV以下，即低能注入，所以掺杂元素的注入深度较浅，对Fin的损伤也较小，既有利于单晶结构的保持，又改善了圆角的现象，减小了对Fin的磨损。
附图说明
图1为现有技术中Fin的一种示意图。
图2为Fin的一个侧壁的注入示意图。
图3为Fin的另一个侧壁的注入示意图。
图4为现有技术中Fin的两个端角被磨损的示意图。
图5-图7为本发明实施例2的注入示意图。
图8为本发明实施例4的注入示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
实施例1
本实施例所述的FinFET的掺杂方法中，该FinFET包括衬底和位于衬底上平行间隔设置的Fin，每根Fin包括顶面、第一侧壁和第二侧壁，该掺杂方法包括以下步骤：
T1、在Fin的顶面、第一侧壁和第二侧壁中形成掺杂层，掺杂层可采用现有工艺实现，由于Fin的竖直结构，顶面中的掺杂层的掺杂浓度必然大于侧壁的掺杂层的掺杂浓度。
T2、将硅元素沿着该衬底的法线方向注入至Fin的顶面中以减小顶面中掺杂元素的浓度。其中，硅元素的注入深度与掺杂层的深度一致，这样可以有效地降低顶面中掺杂元素的浓度。
实施例2
在本实施例中，FinFET的结构与实施例1一致，参考图5-图7，衬底以100表示，Fin以200表示，掺杂方法包括以下步骤：
对于每根Fin 200来说：
参考图5，使掺杂元素注入至该第一侧壁中以及注入至该顶面中直至该第一侧壁中掺杂元素的剂量达到自饱和，其中顶面的掺杂层以302表示，侧壁的掺杂层以301表示。
参考图6，使掺杂元素注入至该第二侧壁中以及注入至该顶面中直至该第二侧壁中掺杂元素的剂量达到自饱和，顶面和侧壁的掺杂层依然以302和301来表示。为了要在侧壁中形成掺杂，掺杂元素的注入方向必然是与衬底的法线呈一定角度的，那么顶面就会有两次注入掺杂，造成顶面的掺杂元素多于侧壁中的掺杂元素。其中掺杂元素的注入能量为1keV。
参考图7，在完成掺杂元素的注入后，将硅元素沿着该衬底的法线方向注入至Fin的顶面中以减小顶面中掺杂元素的浓度。浓度的减小通过溅射掺杂元素和增加衬底材料来实现。
实施例3
实施例3的基本原理与实施例2相同，不同之处在于：
本实施例中并非采用两次注入的方式，而是采用多次注入的方式，多次依次实现第一侧壁和第二侧壁的离子注入直至两个侧壁中掺杂元素的剂量达到自饱和，之后再执行垂直的硅元素注入。
其余未提及之处参照实施例2。
实施例4
实施例4的基本原理与实施例2相同，都是在完成掺杂元素的注入之后增加硅元素的注入，不同之处在于注入方向，具体来说：
首先还是根据图5和图6所示先注入掺杂元素来形成顶面和侧壁上的掺杂层，接着参考图8，硅元素沿着几乎平行于该顶面的方向注入至Fin的顶面中以减小顶面中掺杂元素的剂量，本实施例中几乎平行于该顶面的方向为 注入方向与该顶面所呈夹角为2°。这样硅元素的注入溅射出了顶面中的部分掺杂元素，减小了顶面的掺杂剂量，从而提高了顶面和侧壁的掺杂均匀度。
效果实施例1
首先进行As的注入，注入方向与衬底的法线方向所呈夹角为10°，注入能量为250eV，初始注入的剂量为7.5e16cm-2，但是自饱和时掺杂至第一侧壁和第二侧壁中的掺杂剂量为2.58e15cm-2，而顶部的掺杂剂量为2.13e16cm-2。
接着，以1keV的能量垂直注入5e15cm-2的硅至顶面(由于是垂直注入，因此不会影响到侧壁)，由于溅射作用，顶面中As的剂量减小到1.54e16cm-2。
由此可以看出，将顶面和侧壁的剂量相除得到顶面和侧壁的均匀度比值约为5:1，相比现有技术的10:1而言，有了较大的改善。
效果实施例2
首先进行As的注入，注入方向与衬底的法线方向所呈夹角为20°，注入能量为250eV，初始注入的剂量为7.5e16cm-2，自饱和时掺杂至第一侧壁和第二侧壁中的掺杂剂量为3.33e15cm-2，而顶面中的掺杂剂量为1.83e16cm-2。
接着，以1keV的能量垂直注入5e15cm-2的硅至顶面(由于是垂直注入，因此不会影响到侧壁)，由于溅射作用，顶面中As的剂量减小到1.22e16cm-2。
由此可以看出，将顶面和侧壁的剂量相除得到顶面和侧壁的均匀度比值约为3.7:1，相比现有技术的10:1而言，有了较大的改善。
效果实施例3
首先进行As的注入，注入条件和效果实施例2相同，再采用硅元素沿着衬底法线方向垂直注入至Fin的顶面中，与效果实施例2不同的是注入的硅元素的量为1.25e16cm-2，在溅射的作用下，最终的掺杂剂量为：顶面中：6.7642e15cm-2，侧壁中：3.3339e15cm-2。由此顶面和侧壁的掺杂剂量之比约为2:1。
效果实施例4
Fin的掺杂依然参考效果实施例2，即采用As元素注入直至自饱和，之 后与上述三个效果实施例不同的是，硅元素的注入并不是沿着法线方向的，而是沿着几乎平行于衬底平面的方向，在本效果实施例中硅元素的注入方向与衬底平面的夹角为2°，能量为1keV，硅元素的量为8e16cm-2，在这样几乎平行衬底的角度下，硅元素会撞击Fin的顶面，一部分硅元素会进入Fin的顶面中，一部分硅元素会使Fin中的As被溅射出来，由此降低顶面中As的掺杂浓度，最终顶面和侧壁中掺杂剂量为：顶面：1.2786e16cm-2，侧壁3.3289e15cm-2。顶面和侧壁之比为3.84:1。
从四个效果实施例来看，顶面和侧壁上掺杂的均匀性比之现有技术而言都有了较明显的改善。
为了清楚地表达本发明的各个技术方案，图中的各个部分并未按照比例绘制。所有效果实施例的效果数据均采用MATLAB(一种计算模拟软件)模拟得到。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (11)

  1. 一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的Fin，每根Fin包括顶面、第一侧壁和第二侧壁，其特征在于，该掺杂方法包括以下步骤：
    T1、在Fin的顶面、第一侧壁和第二侧壁中形成掺杂层；
    T2、将衬底元素沿着该衬底的法线方向注入至Fin的顶面中以减小顶面中掺杂元素的浓度。
  2. 如权利要求1所述的掺杂方法，其特征在于，步骤T2中衬底元素的注入深度与掺杂层的深度一致。
  3. 如权利要求1所述的掺杂方法，其特征在于，对于每根Fin来说，步骤T1还包括：
    T11、使掺杂元素注入至该第一侧壁中以及注入至该顶面中，
    T12、使掺杂元素注入至该第二侧壁中以及注入至该顶面中。
  4. 如权利要求3所述的掺杂方法，其特征在于，步骤T11中使掺杂元素注入至该第一侧壁中以及注入至该顶面中直至该第一侧壁中掺杂元素的剂量达到自饱和，和/或，步骤T12中使掺杂元素注入至该第二侧壁中以及注入至该顶面中直至该第二侧壁中掺杂元素的剂量达到自饱和，其中，自饱和为注入的掺杂元素和溅射出的掺杂元素相等的动态平衡状态。
  5. 如权利要求3所述的掺杂方法，其特征在于，对于每根Fin来说，步骤T1包括：
    反复执行步骤TP1和步骤TP2直至该第一侧壁和该第二侧壁中的掺杂元素的剂量达到自饱和，之后执行步骤T2，
    TP1、使掺杂元素注入至该第一侧壁中以及注入至该顶面中；
    TP2、使掺杂元素注入至该第二侧壁中以及注入至该顶面中，
    其中，自饱和为注入的掺杂元素和溅射出的掺杂元素相等的动态平衡状态。
  6. 如权利要求1-5中任意一项所述的掺杂方法，其特征在于，掺杂元 素的注入方向与该衬底的法线所呈夹角为2°-45°，和/或，
    该掺杂元素为砷、磷或硼，该衬底元素为硅或锗，和/或，
    掺杂元素的注入能量为200eV–2keV。
  7. 一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的Fin，每根Fin包括顶面、第一侧壁和第二侧壁，其特征在于，该掺杂方法包括以下步骤：
    R1、在Fin的顶面、第一侧壁和第二侧壁中形成掺杂层；
    R2、将衬底元素沿着几乎平行于该顶面的方向注入至Fin的顶面中以减小顶面中掺杂元素的剂量，其中几乎平行于该顶面的方向表示注入方向与该顶面所呈夹角大于0°，小于等于5°。
  8. 如权利要求7所述的掺杂方法，其特征在于，对于每根Fin来说，步骤R1还包括：
    R11、使掺杂元素注入至该第一侧壁中以及注入至该顶面中，
    R12、使掺杂元素注入至该第二侧壁中以及注入至该顶面中。
  9. 如权利要求8所述的掺杂方法，其特征在于，步骤R11中使掺杂元素注入至该第一侧壁中以及注入至该顶面中直至该第一侧壁中掺杂元素的剂量达到自饱和，和/或，步骤R12中使掺杂元素注入至该第二侧壁中以及注入至该顶面中直至该第二侧壁中掺杂元素的剂量达到自饱和，其中，自饱和为注入的掺杂元素和溅射出的掺杂元素相等的动态平衡状态。
  10. 如权利要求8所述的掺杂方法，其特征在于，对于每根Fin来说，步骤R1包括：
    反复执行步骤RP1和步骤RP2直至该第一侧壁和该第二侧壁中的掺杂元素的剂量达到自饱和，之后执行步骤R2，
    RP1、使掺杂元素注入至该第一侧壁中以及注入至该顶面中；
    RP2、使掺杂元素注入至该第二侧壁中以及注入至该顶面中，
    其中，自饱和为注入的掺杂元素和溅射出的掺杂元素相等的动态平衡状态。
  11. 如权利要求7-10中任意一项所述的掺杂方法，其特征在于，掺杂元素的注入方向与该衬底的法线所呈夹角为2°-45°，和/或，
    该掺杂元素为砷、磷或硼，该衬底元素为硅或锗，和/或，
    掺杂元素的注入能量为200eV–2keV。
CN201580062264.2A 2015-01-08 2015-01-08 FinFET的掺杂方法 Active CN107112239B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2015/070309 WO2016109958A1 (zh) 2015-01-08 2015-01-08 FinFET的掺杂方法

Publications (2)

Publication Number Publication Date
CN107112239A true CN107112239A (zh) 2017-08-29
CN107112239B CN107112239B (zh) 2021-02-19

Family

ID=56355418

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580062264.2A Active CN107112239B (zh) 2015-01-08 2015-01-08 FinFET的掺杂方法

Country Status (3)

Country Link
KR (1) KR101972365B1 (zh)
CN (1) CN107112239B (zh)
WO (1) WO2016109958A1 (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040108545A1 (en) * 2002-12-04 2004-06-10 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
KR20070068670A (ko) * 2005-12-27 2007-07-02 주식회사 하이닉스반도체 핀 트랜지스터 제조 방법
US20110086501A1 (en) * 2009-10-14 2011-04-14 Varian Semiconductor Equipment Associates, Inc. Technique for Processing a Substrate Having a Non-Planar Surface
CN102318046A (zh) * 2009-02-10 2012-01-11 国际商业机器公司 通过倾斜离子注入来形成鳍和鳍式fet
CN102412335A (zh) * 2010-09-21 2012-04-11 上海凯世通半导体有限公司 太阳能晶片及其制备方法
CN102915917A (zh) * 2011-08-03 2013-02-06 中国科学院微电子研究所 一种互补型金属氧化物半导体场效应晶体管的制备方法
CN103380494A (zh) * 2011-02-22 2013-10-30 瓦里安半导体设备公司 三维结构的离子辅助等离子处理
CN103515205A (zh) * 2012-06-28 2014-01-15 中芯国际集成电路制造(上海)有限公司 一种FinFET沟道掺杂方法
CN103594342A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 形成鳍部的方法和形成鳍式场效应晶体管的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101601138B (zh) * 2007-01-22 2012-07-25 松下电器产业株式会社 半导体装置及其制造方法
US7560784B2 (en) * 2007-02-01 2009-07-14 International Business Machines Corporation Fin PIN diode
US8980719B2 (en) * 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8709928B2 (en) * 2010-01-19 2014-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin device and method for forming the same using high tilt angle implant

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040108545A1 (en) * 2002-12-04 2004-06-10 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
KR20070068670A (ko) * 2005-12-27 2007-07-02 주식회사 하이닉스반도체 핀 트랜지스터 제조 방법
CN102318046A (zh) * 2009-02-10 2012-01-11 国际商业机器公司 通过倾斜离子注入来形成鳍和鳍式fet
US20110086501A1 (en) * 2009-10-14 2011-04-14 Varian Semiconductor Equipment Associates, Inc. Technique for Processing a Substrate Having a Non-Planar Surface
CN102412335A (zh) * 2010-09-21 2012-04-11 上海凯世通半导体有限公司 太阳能晶片及其制备方法
CN103380494A (zh) * 2011-02-22 2013-10-30 瓦里安半导体设备公司 三维结构的离子辅助等离子处理
CN102915917A (zh) * 2011-08-03 2013-02-06 中国科学院微电子研究所 一种互补型金属氧化物半导体场效应晶体管的制备方法
CN103515205A (zh) * 2012-06-28 2014-01-15 中芯国际集成电路制造(上海)有限公司 一种FinFET沟道掺杂方法
CN103594342A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 形成鳍部的方法和形成鳍式场效应晶体管的方法

Also Published As

Publication number Publication date
KR20170103894A (ko) 2017-09-13
CN107112239B (zh) 2021-02-19
WO2016109958A1 (zh) 2016-07-14
KR101972365B1 (ko) 2019-04-25

Similar Documents

Publication Publication Date Title
KR101897649B1 (ko) 반도체장치의 제조방법
CN102881656B (zh) 半导体器件及其制造方法
US9406752B2 (en) FinFET conformal junction and high EPI surface dopant concentration method and device
KR20160110507A (ko) 좁은 반도체 구조체들의 이온 주입을 위한 기술들
TWI527091B (zh) 半導體裝置之製造方法
US9647086B2 (en) Early PTS with buffer for channel doping control
CN104269358A (zh) 半导体器件的制备方法
US20170229540A1 (en) Non-volatile memory device having reduced drain and read disturbances
CN107112239A (zh) FinFET的掺杂方法
CN106158657B (zh) Mos晶体管的形成方法
CN106033728B (zh) FinFET的掺杂方法
CN106033715B (zh) FinFET的掺杂方法
CN106033729B (zh) FinFET的掺杂方法
US20120256255A1 (en) Recessed trench gate structure and method of fabricating the same
US8859358B2 (en) CMOS transistors, fin field-effect transistors and fabrication methods thereof
Chang et al. Simulation study of implantation angle variation and its impact on device performance
JP2009253293A (ja) バイポーラ・トランジスタのコレクタ領域をカウンタ・ドープする方法
TWI567795B (zh) 鰭式場效電晶體的摻雜方法
US20160118251A1 (en) METHODS OF FORMING DOPED EPITAXIAL SiGe MATERIAL ON SEMICONDUCTOR DEVICES
CN106298531A (zh) 射频横向双扩散金属氧化物半导体的制作方法
CN105448729B (zh) 半导体结构的形成方法
CN103578944B (zh) 半导体器件制造方法
CN106356336A (zh) 闪存的制作方法
CN106158668A (zh) 制造半导体装置的方法
US20160071731A1 (en) Finfet doping method with curvilinear trajectory implantation beam path

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220608

Address after: Floor 3, block A2, digital manor, No. 1, Disheng West Road, Daxing District, Beijing 100176

Patentee after: Beijing kaishitong Semiconductor Co.,Ltd.

Address before: No. 1, building 7, No. 200, Newton Road, Zhangjiang High Tech Park

Patentee before: KINGSTONE SEMICONDUCTOR Co.,Ltd.