KR20160110507A - 좁은 반도체 구조체들의 이온 주입을 위한 기술들 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000005468 ion implantation Methods 0.000 title claims abstract description 16
- 150000002500 ions Chemical class 0.000 claims abstract description 137
- 239000007943 implant Substances 0.000 claims abstract description 73
- 238000002513 implantation Methods 0.000 claims abstract description 72
- 239000002019 doping agent Substances 0.000 claims abstract description 65
- 238000012545 processing Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 34
- 230000007547 defect Effects 0.000 claims description 33
- 238000000137 annealing Methods 0.000 claims description 30
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 48
- 239000000463 material Substances 0.000 description 8
- 239000013078 crystal Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005280 amorphization Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- -1 i. E. Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000004627 transmission electron microscopy Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Manufacturing & Machinery (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
반도체 디바이스를 프로세싱하기 위한 방법은, 얇은 결정질 반도체 구조체 내로 제 1 이온들을 포함하는 제 1 이온 주입을 수행하는 단계로서, 제 1 이온 도우즈는 얇은 결정질 반도체 구조체의 제 1 영역을 비정질화하는 단계; 얇은 결정질 반도체 구조체의 적어도 제 1 영역 내로 도펀트 종의 도펀트 이온들을 포함하는 제 2 이온 주입을 수행하는 단계; 및 제 1 주입 이후에 반도체 디바이스의 적어도 하나의 어닐링을 수행하는 단계로서, 제 1 및 제 2 주입 및 적어도 하나의 어닐링 이후에, 얇은 결정질 반도체 구조체는 결함부들이 없는 단-결정질 영역을 형성하는, 단계를 포함한다.
Description
본 실시예들은 전계 효과 트랜지스터들의 프로세싱에 관한 것으로서, 더 구체적으로는 이온 주입 전계 효과 트랜지스터들의 프로세싱에 관한 것이다.
반도체 디바이스들이 더 작은 치수들로 스케일링됨에 따라, 평면 트랜지스터 기하구조에 의해 강제되는 스케일러빌러티(scalability)의 제한들에 기인하여, 비-평면 트랜지스터들이 평면 트랜지스터들에 대한 대안들로서 점점 더 매력적이게 되고 있다. 예를 들어, 소위 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)들이 22nm 디바이스 생성을 위하여 상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 기술에서 효율적으로 사용되고 있다. finFET은, 주 기판 표면으로부터 수직적으로 연장하는 반도체 재료의 좁은 스트립(핀(fin))이 트랜지스터의 소스/드레인(source/drain; S/D) 및 채널 영역들을 형성하기 위해 사용되는 3 차원(3-D) 트랜지스터의 일 유형이다. 그런 다음, 트랜지스터 게이트가 핀의 대향되는 측면(side)들을 둘러 싸기 위하여 증착되며, 그럼으로써 채널의 복수의 면들을 경계짓는 게이트 구조체를 형성한다.
핀 구조체를 획정(define)하기 위한 반도체 기판의 에칭 이후의 통상적인 finFET를 형성하기 위한 프로세싱 동안, 소스/드레인(S/D) 영역들, 소스/드레인 확장(source/drain extension; SDE) 영역들, 문턱 전압 조정 주입부(implant)들, 등을 형성하기 위하여 핀 구조체 내로의 다양한 주입 단계들이 수행된다. 특정 주입들, 예컨대 S/D 주입들 및 SDE 주입들은 특히, 핀 구조체 내의 도핑의 요구되는 레벨, 예컨대 1 E15/cm2을 달성하기 위해 요구되는 주입 종의 상대적으로 높은 도우즈(dose)를 수반한다. 비소(As) 주입들의 경우에 있어서, 주입 종의 큰 원자 질량에 기인하여, 주입 동안 핀 구조체가 주입-후(post-implantation) 어닐링(annealing) 이후에 핀 구조체를 다결정질로 만들 정도로 충분히 손상된다는 것이 흔히 발견된다.
상승된 온도, 예를 들어, 300℃ 이상에서의 주입이 As 주입 동안 비정질화되는 재료를 감소시키거나 또는 제거할 수 있더라도, 결정질 결함부(defect)들이 주입-후 어닐링 이후에, 특히 주입 온도가 300℃를 초과할 때 발견된다. 이러한 결함부들이 감소된 디바이스 성능과 연관될 수 있다. 따라서, 주입 동안 결정질 반도체 핀의 비정질화를 회피하기 위하여 단순히 기판 온도를 증가시키는 것이 희망되는 전기적 속성들을 갖는 핀 구조체들을 야기할 수 없을 수 있다. 이러한 그리고 다른 고려사항들에 관하여 본 개선들이 요구된다.
본 요약은 아래의 상세한 설명에서 추가로 설명되는 개념들의 선택을 간략화된 형태로 소개하기 위해 제공된다. 본 요약은 청구되는 내용의 핵심 특징들 또는 본질적인 특징들을 식별하도록 의도되지 않으며, 청구되는 내용의 범위를 결정하는데 도움을 주는 것으로서 의도되지도 않는다.
일 실시예에 있어서, 반도체 디바이스를 프로세싱하기 위한 방법은, 얇은 결정질 반도체 구조체 내로 제 1 이온들을 포함하는 제 1 이온 주입을 수행하는 단계로서, 제 1 이온 도우즈는 얇은 결정질 반도체 구조체의 제 1 영역을 비정질화하는, 단계; 얇은 결정질 반도체 구조체의 적어도 제 1 영역 내로 도펀트 종의 도펀트 이온들을 포함하는 제 2 이온 주입을 수행하는 단계; 및 제 1 주입 이후에 반도체 디바이스의 적어도 하나의 어닐링을 수행하는 단계로서, 제 1 및 제 2 주입 및 적어도 하나의 어닐링 이후에, 얇은 결정질 반도체 구조체는 결함부들이 없는 단-결정질(mono-crystalline) 영역을 형성하는, 단계를 포함한다.
추가적인 실시예에 있어서, 핀 타입 전계 효과 트랜지스터(fin type field effect transistor; finFET)를 형성하는 방법은, 기판 표면에 대해 수직으로 연장하는 핀 구조체를 제공하는 단계로서, 핀 구조체는 50 nm 미만의 핀 두께를 갖는 단결정질 반도체를 포함하는, 단계; 핀 구조체 내로 제 1 이온들을 포함하는 제 1 이온 주입을 수행하는 단계로서, 제 1 이온 도우즈는 얇은 결정질 반도체 구조체의 제 1 영역을 비정질화하는, 단계; 300℃ 이상의 주입 온도에서 핀 구조체의 적어도 제 1 영역 내로 도펀트 종의 도펀트 이온들을 포함하는 제 2 이온 주입을 수행하는 단계; 및 제 1 주입 이후 반도체 디바이스의 적어도 하나의 어닐링을 수행하는 단계로서, 제 1 및 제 2 주입 및 적어도 하나의 어닐링 후, 핀 구조체는 결함부들이 없는 단-결정질 영역을 형성하는, 단계를 포함한다.
도 1a, 도 1b, 및 도 1c는 다양한 실시예들에 부합하는 디바이스의 이온 주입의 예시적인 기하구조의 등축도, 상단 평면도, 및 측면도를 도시한다.
도 2a 내지도 2c는 본 개시의 실시예들에 부합하는 주입 프로세스에 수반되는 다양한 동작을 도시한다.
도 3a 내지 도 3c는 본 개시의 다른 실시예들에 부합하는 다른 주입 프로세스에 수반되는 다양한 동작을 도시한다.
도 4a 내지 도 4d는 본 개시의 추가적인 실시예들에 부합하는 추가적인 주입 프로세스에 수반되는 다양한 동작을 도시한다.
도 5a 내지 도 5d는 본 개시의 또 다른 실시예들에 부합하는 또 다른 주입 프로세스에 수반되는 다양한 동작을 도시한다.
도 2a 내지도 2c는 본 개시의 실시예들에 부합하는 주입 프로세스에 수반되는 다양한 동작을 도시한다.
도 3a 내지 도 3c는 본 개시의 다른 실시예들에 부합하는 다른 주입 프로세스에 수반되는 다양한 동작을 도시한다.
도 4a 내지 도 4d는 본 개시의 추가적인 실시예들에 부합하는 추가적인 주입 프로세스에 수반되는 다양한 동작을 도시한다.
도 5a 내지 도 5d는 본 개시의 또 다른 실시예들에 부합하는 또 다른 주입 프로세스에 수반되는 다양한 동작을 도시한다.
이제 이하에서 본 실시예들이, 일부 실시예들이 도시된 첨부된 도면들을 참조하여 더 완전하게 설명될 것이다. 그러나, 본 개시의 내용이 다수의 상이한 형태들로 구현될 수 있으며, 본원에서 기술되는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 오히려, 이러한 실시예들은 본 개시가 완전하고 철저해질 수 있도록 제공되며, 본원의 범위를 당업자들에게 완전하게 전달할 것이다. 도면들에서, 유사한 도면번호들이 전체에 걸쳐 유사한 엘러먼트를 지칭한다.
앞서 언급된 주입 프로세스들의 결함들 중 일부를 처리하기 위하여, finFET 디바이스들과 같은 얇은 또는 좁은 반도체 층들 또는 구조체들을 갖는 디바이스들을 형성하기 위한 개선된 기술들을 제공하는 실시예들이 본원에서 설명된다. 본 실시예들은 특히, 유해한 결함부들을 생성하지 않고 얇은 단-결정질 반도체 영역들의 도핑을 가능하게 하는 신규한 이온 주입 동작들을 제공한다.
다양한 실시예에 있어서, 적어도 하나의 (본원에서 "주입"으로 지칭되는) 이온 주입 프로세스가 비정질 영역을 생성하는, 얇은 반도체 구조체 내로의 복수의 주입 동작들이 수행된다. 하나 이상의 추가적인 주입들이 수행되며, 이들은 주위 온도(25℃) 이상의 상승된 온도에서 일어날 수 있다. 복수의 주입들이 이상에서 설명된 바와 같은 단일 주입 프로세스들로부터 기인하는 문제들을 회피한다.
예시의 목적들을 위하여, 도 1a 내지 도 1c는 다양한 실시예들에 부합하는 finFET 디바이스의 이온 주입 프로세스의 기하구조를 예시하는 상이한 도면들을 도시한다. finFET 디바이스(100)는 단-결정질 반도체 재료인 베이스 부분(102)을 포함한다. 베이스 부분(102)은, 도시된 직교 좌표계의 X-Y 평면에 대해 평행하게 놓이는 기판 평면 내에서 연장할 수 있다. 핀 구조체(104)는, 기판의 평면(X-Y 평면)에 수직하는 방향으로 (도시된 직교 좌표계의 Z-축을 따라) 연장하는 단일 구조체로서 베이스 부분(102)으로부터 통상적인 방법들에 의해 형성될 수 있다. 핀 구조체(104)는, 공지된 기술들에 따라 형성될 수 있는 산화물 층(106)에 의해 부분적으로 양 측면이 접해질 수 있다. 산화물 층(106)은, 측면(114), 측면(114)에 대향되는 측면(112), 및 상단(110)을 노출시키기 위하여 핀 구조체(104)가 높이 H까지 산화물 층(106) 위로 연장할 수 있도록 리세스(recess)된다. 핀 부분은 두께 t를 가지며, 다양한 실시예들에 있어 이는 50 nm 또는 그 미만이다. 원치않는 결정질 결함부들을 생성하지 않고 핀 부분(104)을 적절하게 도핑하기 위하여, 복수의 주입 동작들이 수행될 수 있으며, 이들이 이온들(120)에 의해 예시된다. 이하에서 상세하게 설명되는 바와 같이 상이한 실시예들에 있어서, 이온들(120)은, 핀 구조체(104)의 상단(110)뿐만 아니라, 적어도 핀의 측면 중 하나, 예컨대 측면들(112, 114) 중 적어도 하나로 보내질 수 있다. 이온들(120)의 입사 각도들의 각도 α는, 손상 프로파일뿐만 아니라 희망되는 주입 깊이 및 도펀트 농도 프로파일을 생성하도록 선택될 수 있다. 일부 예들에 있어서, 이온들(120)은 기판 평면에 대한 수선(Z-방향)에 대하여 0 내지 45 도 사이의 각도를 형성할 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다.
다음의 도면들과 관련하여 상세화되는 바와 같은 다양한 실시예들에 따르면, 복수의 주입들 중 적어도 하나는 핀 구조체(104)와 같은 핀 구조체의 적어도 일 영역을 비정질화하기 위해 수행된다. 추가적으로, 적어도 하나의 추가적인 주입이 비정질 영역을 생성하는 주입에 더하여 수행된다. 다양한 실시예들에 있어서, 추가적인 주입은, 비정질화 주입과 조합되어, 그리고 주입-후 어닐링 이후에, 가시적인 결함부들이 없는 단결정질이며 희망되는 농도의 활성 도펀트들을 포함하는 핀 구조체가 생성될 수 있도록, 상승된 주입 온도에서 수행될 수 있다. 본원에서 사용되는 바와 같은 용어 "가시적인 결함부들이 없는"은 3 nm 또는 이보다 더 큰 결함부들에 대하여 1 E7/cm2보다 더 낮은 결함 레벨을 지칭할 수 있으며, 이들 둘 모두가 현재 투과 전자 현미경검사에서 관찰가능한 한계들을 나타낸다.
도 2a 내지도 2c는 본 개시의 실시예들에 부합하는 주입 프로세스에 수반되는 다양한 동작을 도시한다. 도 2a에 있어서, 이로부터 핀 구조체(204)가 Z 방향을 따라 수직적으로 연장하는, X-Y 평면에 평행한 평면 내에서 연장하는 반도체 베이스(202)를 포함하는 기판(200)이 도시된다. 본 개시의 다양한 실시예들에 있어서, 핀 구조체(204) 및 반도체 베이스(202)는, 실리콘, 실리콘:게르마늄 합금, 화합물 반도체 재료, 또는 다른 반도체와 같은 일체형(integral) 단결정질 반도체 재료를 형성한다.
일 예에 있어서, 이온들(220)이 기판(200) 내로 주입되며, 구체적으로 핀 구조체(204)의 노출된 부분(204A) 내로 주입된다. 이온들(220)은 이온들을 기판으로 보내기 위한 임의의 편리한 장치에 의해 생성될 수 있다. 이온들(220)을 생성하기에 적절한 시스템들은, 기판(200)에 도달할 때 콜리메이팅(collimate)될 수 있는 이온들의 빔을 생성하기 위해 사용되는 통상적인 빔라인 주입기들을 포함하며, 이들의 동작이 공지되어 있다. 일부 경우들에 있어서, 상이한 배향들을 따라 상이한 위치들에서 기판을 이온들에 노출시키기 위하여, 예컨대, 기판 또는 빔을 틸팅, 회전, 병진이동 또는 이들에 대한 움직임들의 조합을 수행함으로써, 기판 또는 빔이 서로에 대하여 이동될 수 있다. 도 2a 및 다음의 도면들의 예에 있어서, 이온들이 기판 평면(X-Y)에 대한 (Z-축을 따른) 수선에 대하여 0이 아닌 각도로 보내질 수 있으며, 이는 이온들(220)이 측벽들(210, 212) 내로 주입되는 것을 야기한다. 이온들(220)을 측벽들(210, 212) 둘 모두 내로 주입하기 위하여, 이온들(220)을 포함하는 이온 빔이 안정적인 상태로 유지되는 동안 기판(200)이 Z-축에 평행한 축에 대하여 회전될 수 있다.
다른 실시예들에 있어서, 이온들(220)이 기판(200)에 인접하여 플라즈마 챔버로부터 추출될 수 있다. 이온들(220)은, 이온들(220)이 각도들의 범위에 걸쳐 추출되는 공지된 장치에 따라 플라즈마 챔버에 인접하여 배열된 개구 플레이트를 통해 추출될 수 있다. 이러한 방식으로, 이온들(220)이 측벽들(210, 212) 둘 모두 상에서 동시에 핀 구조체(204)와 충돌할 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다.
일 실시예에 있어서, 도 2a에 도시된 바와 같이, 이온 주입은 측벽들(210, 212) 둘 모두 내로 이온들(220)의 도우즈를 주입함으로써 수행된다. 이는 또한 핀 구조체(204)의 상단 부분을 주입하는 것을 야기할 수 있다. 그러나, 다음의 도면들에서 상세화되는 바와 같은 다른 실시예들에 있어서, 이온 주입이 단지 핀 구조체의 단일 측벽을 주입하는 것만을 포함할 수 있다. 도 2a의 실시예에 있어서, 기판(200)은 주입 동안 희망되는 온도, 소위 "주입 온도"까지 가열될 수 있다. 일부 실시예들에 있어서, 핀 구조체(204)의 노출된 부분(204A) 내로의 이온들(220)의 주입은, 핀 구조체(204)의 영역을 비정질로 만드는 주입 온도, 이온 에너지, 및 이온 도우즈에서 수행된다. 핀 구조체(204)가 단결정질 실리콘인 특정 실시예들에 있어서, 이온들(220)에 대한 적절한 종은, 2가지만 예를 들면, Ge 또는 Xe를 포함한다. 이온들(220)에 대한 적절한 이온 에너지는 5 keV 또는 그 미만이며, 이는 이온들(220)이 Ge 또는 Xe일 때 단 결정(단결정질) 실리콘을 비정질화하는데 효과적이다. 비정질화된 영역은 비정질 층(222)으로서 도 2a에 도시되며, 이는 핀 구조체(204)의 노출된 부분(204a)을 둘러 연장한다. 일부 예들에 있어서, 층(232)은 핀 구조체(204)의 외부 표면으로부터 안쪽으로 연장할 수 있으며, 그럼으로써 표면 층을 구성할 수 있다. 비정질 영역으로서 층(232)을 생성하기 위한 적절한 조건들은, 300℃ 또는 이보다 더 낮은 주입 온도일 수 있다. X-방향을 따른 핀 구조체의 두께 t(도 1a 참조)가 50 nm 미만인 예들에 있어서, 층(232)의 두께는 동일한 방향을 따라 10 nm 또는 그 미만일 수 있다.
이제 도 2b를 참조하면, 도 2a에 도시된 주입 이후에 수행되는 동작이 도시된다. 이러한 예에 있어서, 이온들(230)이 핀 구조체(204) 내로 주입된다. 이온들(230)은 도펀트 이온들이며, 이들은 핀 구조체(204)를 구성하는 반도체 재료 내에 도펀트들의 희망되는 농도를 생성하기 위하여 핀 구조체(204) 내로 도펀트들을 도입하기 위해 사용된다. 기판(200)을 사용하여 nFET를 형성하는 예에 있어서, 이온들(230)은 As와 같은 비소 종일 수 있으며, 이들은 상이한 실시예들에 있어서 5E14/cm2 내지 2E15/cm2의 도우즈로 주입될 수 있다. 도 2b의 예에 있어서, 주입 온도는 이온들(230)의 주입 동안 350℃ 또는 그 이상으로 설정될 수 있다. 따라서, 주입 층, 즉, 층(232)이 형성되며, 이는 비정질 층(222)을 오버랩(overlap)할 수 있다. 일부 실시예들에 있어서, 주입 온도는 400℃ 또는 그 이상, 예컨대 450℃일 수 있다. 상승된 주입 온도는, 이온들, 즉, 이온들(230)을 주입함으로써 초래되는 핀 구조체(204)의 노출된 부분(204A)에 대한 임의의 손상을 감소시키는데 기여한다.
그 후, 주입-후 어닐링 프로세스가 수행될 수 있으며, 이는 도 2a 또는 도 2b에 도시된 주입 동안 손상된 핀 구조체(104)의 영역들을 재결정화할 뿐만 아니라, 이온들(230)에 의해 도입된 도펀트들을 활성화시킬 수 있다. 기판(200)의 기판 온도가 순간적으로 몇 초 또는 그 미만 동안 상승된 온도로 올라가는, 급속 열적 어닐링, 또는 "스파이크(spike)" 어닐링과 같은 다양한 공지된 어닐링 프로세스들이 주입-후 어닐링에 대해 적합할 수 있다. 일부 경우들에 있어서, 어닐링의 어닐링 온도는 800℃보다 더 크다. 예를 들어, 스파이크 어닐링을 사용하여 기판을 어닐링하기 위한 이러한 상승된 온도는 일부 실시예들에 있어서 800℃ 내지 1050℃의 범위일 수 있다. 그러나, 다른 어닐링 프로세스들이 적합하며, 실시예들이 이러한 맥락으로 한정되지 않는다.
이제 도 2c를 참조하면, 도 2a 및 도 2b에 도시된 이온 주입들 이후의 그리고 주입-후 어닐링 프로세싱이 수행된 이후의 기판(200)의 결과적인 구조가 개략적으로 도시된다. 이제 핀 구조체(204)는, 단결정질이며 가시적인 결함부들이 없는 도핑된 영역(240)을 포함한다. 본 발명자들은, 예를 들어, 1E15/cm2 Ge 이온들의 범위 내의 이온들을 포함하는 도 2a에 의해 표현된 바와 같은 실리콘 내로의 "사전-비정질화(pre-amorphizing)" 주입이, 도 2b에 의해 표현되는 바와 같은 450℃에서의 As의 도펀트 주입 이전에 수행될 때, 주입 후 어닐링이 수행된 이후의 결과적인 구조체가 가시적인 결함부들이 없는 단결정질 도핑된 실리콘 재료라는 것을 관찰하였다. 비제한적으로, 이러한 구조체는, 이온들(230)의 주입 동안 핀 구조체(104)에 추가적인 손상을 생성하지 않기 위하여 충분히 높은 온도에서 수행되는 이온들(230)의 도펀트 주입과 함께, 주입 후 어닐링 동안의 비정질 층(222)의 존재에 의해 플레이(play)되는 유익한 역할에 기인하는 것으로 믿어진다. 주입 후 어닐링이 일어날 때, 어닐링의 초기 단계 동안, 특히 비정질 층(222)이 이온들(230)의 주입 동안 생성된 결함부들에 대한 싱크(sink)로서 역할 할 수 있다. 통상적인 고온 주입 기법들에서 관찰되는 바와 같은 연장된 루프(loop)들로서 전파하는 대신에, 이러한 결함부들이 비정질 층(222)에 의해 싱크된다. 어닐링의 그 이후의 스테이지들에서, 비정질 층(222)은 최종적으로는 성장을 위한 템플릿(template)으로서 단결정질인 내부 영역(234)을 사용하여 재결정화하며, 이는 관찰이 가능한 결함부들이 없는 도 2c의 단결정질 구조체를 야기한다. 도펀트 이온들, 즉, 이온들(230)의 주입이 충분히 높은 온도에서 일어나기 때문에, 핀 구조체(204)의 비정질 또는 손상된 영역의 양이, 주입 후 어닐링이 핀 구조체(104) 전체에 걸쳐 단결정질 마이크로구조체를 완전히 복구하기에 효과적인 레벨로 유지된다.
도 3a 내지 도 3c는 추가적인 실시예들에 부합하는 다른 주입 프로세스에 수반되는 다양한 동작을 도시한다. 도 3a에서, 기판(300)은 반도체 베이스(302) 및 핀 구조체(304)를 포함하며, 이들은 그들의 대응부분들, 즉 반도체 베이스(202) 및 핀 구조체(204)에 대하여 이상에서 설명된 바와 같을 수 있다. 이러한 실시예에 있어서, 이온들(320)의 주입이 실온보다 높지만 400℃ 이하인 주입 온도에서 노출된 부분(304A)으로 보내진다. 이온들(320)은, 핀 구조체(304) 내로 도펀트 종의 제 1 도우즈를 도입하는 도펀트 이온들일 수 있다. 비정질 층(324)이 적어도 노출된 부분(304A) 내에 생성되도록 주입 온도가 조정될 수 있다. 일부 실시예들에 있어서, 이온들(320)의 주입은 각각의 측벽(310, 312) 내로 별도로 주입하기 위하여 빔라인 장치로부터의 2개의 별개의 서브-주입들로 구성될 수 있으며, 반면 다른 실시예들에 있어서, 이온들(320)이 측벽들(310, 312)로 동시에 보내질 수 있다. 비정질 층(324)에 더하여, 이온들(320)은 이온들(320)의 주입된 종을 포함하는 도펀트 층(326)을 생성할 수 있다. 도펀트 층(326)은 도시된 바와 같이 비정질 층(324)을 오버랩할 수 있다.
특정 실시예들에 있어서, 250℃-350℃의 주입 온도가 이온들(320)을 핀 구조체(304) 내로 도입하기 위해 사용될 수 있다. 이는 비정질 층(324)의 두께를 제한하도록 역할 할 수 있으며, 이는 일부 실시예들에 있어서 10 nm 미만일 수 있다.
이제 도 3b를 참조하면, 도 3a에 도시된 주입 이후에 수행되는 동작이 도시된다. 이러한 예에 있어서, 이온들(330)이 핀 구조체(304) 내로 주입된다. 이온들(330)은 도펀트 이온들이며, 이들은 핀 구조체(304)를 구성하는 반도체 재료를 가지고 도펀트들의 희망되는 농도를 생성하기 위하여 핀 구조체(304) 내로 추가적인 도펀트들을 도입하기 위해 사용된다. 다양한 실시예들에 있어서, 이온들(320) 및 이온들(330)은 As와 같은 동일한 종이다. 따라서, 이온들(320, 330)은, 주입되는 이온들(320) 및 이온들(330)의 합계가 도펀트들의 희망되는 농도를 생성하도록 핀 구조체(304) 내로 도입될 수 있다. 이온들(330)이 핀 구조체(304) 내에 도펀트 층(332)을 생성할 수 있다. 이온들(330)은 400℃ 또는 그 이상, 예컨대 450℃의 상승된 주입 온도의 주입 온도에서 도입될 수 있으며, 이는 이온들(330)의 주입에 의해 초래되는 핀 구조체(304)의 노출된 부분(304A)에 대한 임의의 손상을 감소시키는데 기여한다. 그러나, 이온들(330)을 주입하는 프로세스는, 비정질 층(324)과 크기가 유사하거나, 또는 이보다 더 크거나, 또는 이보다 더 작을 수 있는 비정질 층(334)을 계속해서 보존할 수 있다.
400℃ 또는 그 이상의 상승된 온도에서 이온들(330)의 주입을 수행하는 것의 이점은, 비정질 층(334)의 총 두께가, 단결정질 핀이 어닐링에 의해 복구가능하지 않을 수 있는 것을 넘는 문턱 두께 아래로 유지될 수 있다는 것이다. 동시에, 이온들(330)에 대한 주입 온도는, 비정질 층(324)과 같은 기존의 비정질 재료가 이온들(330)의 주입 동안 완전히 결정화되지 않도록 충분히 낮을 수 있다. 이는, 이상에서 논의된 바와 같이 주입 후 어닐링 동안 결함부 싱크로서 역할 할 수 있는 층, 즉, 비정질 층(334)을 보존한다.
이제 도 3c를 참조하면, 도 3a 및 도 3b에 도시된 이온 주입들 이후의 그리고 주입-후 어닐링 프로세싱이 수행된 이후의 기판(300)의 결과적인 구조가 개략적으로 도시된다. 이제 핀 구조체(304)는, 단결정질이며 가시적인 결함부들이 없는 도핑된 영역(340)을 포함한다. 이는 도 2c에 대하여 이상에서 설명된 프로세스들로부터 기인한다.
다양한 실시예들에 있어서, 이온들(320 및 330) 사이에 배분된 도펀트 이온들의 분율(fraction)은, 도펀트 종의 유형에 따라 그리고 비정질 층의 크기를 조정하기 위해 조정될 수 있다. 일부 실시예들예에 있어서, 핀 구조체(304) 내로 주입되는 이온들(320)은 이온들(320 및 330)의 총 도펀트 이온 도우즈의 1/3 내지 1/2의 도우즈 분율을 구성할 수 있다. 예를 들어, 이온들(320)이 4E14/cm2 As 이온 도우즈를 구성할 수 있으며, 반면 이온들(330)이 6E14/cm2 As 이온 도우즈를 구성하고, 이는 그럼으로써 1E15/cm2과 동일한 도펀트 종의 총 이온 도우즈를 핀 구조체(304) 내로 도입한다.
도 4a 내지 도 4d는 본 개시의 추가적인 실시예들에 부합하는 주입 프로세스에 수반되는 다양한 동작을 도시한다. 도 4a에서, 기판(400)은 반도체 베이스(402) 및 핀 구조체(404)를 포함하며, 이들은 그들의 대응부분들, 즉 반도체 베이스(202) 및 핀 구조체(204)에 대하여 이상에서 설명된 바와 같을 수 있다. 도 4a 내지 도 4d에 도시된 시나리오에 있어서, 도펀트 주입 및 어닐링은, 주입-후 어닐링 이후에 발달하거나 또는 지속되는 결함부들을 생성하지 않도록 설계된 주입 온도에서 반복적인 방식으로 수행된다. 이는, 제 1 주입 후 어닐링이 뒤따르는 도펀트 이온들의 제 1 도우즈를 주입하는 것, 제 2 주입 후 어닐링이 뒤따르는 도펀트 이온들의 제 2 도우즈를 주입하는 것, 등등을 수반할 수 있다.
이제 도 4a를 참조하면, 이온들(420)이 도펀트 이온들이며, 이들은 이상에서 도 2a에 대하여 설명된 방식과 유사하게 핀 구조체(404) 내로 주입될 수 있다. 특히, 비-도펀트 원자들의 공동-주입이 또한 이온들(420)의 주입과 함께 수행될 수 있다. 이러한 비-도펀트 이온들은, 예를 들어, 탄소, 질소, 및 불소를 포함할 수 있다. 일부 예들에 있어서, 주입 온도는 250℃-350℃일 수 있으며, 이러한 온도는 비정질 층(422)의 형성을 야기한다.
그 후, 도 4b에 예시된 바와 같이, 기판(400)이 이상에서 상세화된 바와 같은 주입-후 어닐링을 겪을 수 있으며, 이는, 단결정질이며 가시적인 결함부들이 없는 도핑된 영역(424)을 갖는 핀 구조체(404)를 야기한다. 다양한 실시예들에 따르면, 이온들(420)의 주입 도우즈는, 비정질 층(422)이 다결정질 영역들 또는 다른 결함부들 없이 단결정질 영역으로 완전하게 재결정화될 수 있도록 제한될 수 있다. 예를 들어, 3E14/cm2 As 이온들의 최대 도우즈가, 주입-후 어닐링 이후에 다결정질 재료 또는 다른 결함부들을 생성하지 않고 특정 핀 구조체 내로 300℃의 주입 온도로 주입될 수 있다. 따라서, 이온들(420)의 도우즈는 3E14/cm2 As 또는 그 미만으로 제한될 수 있다. 또한, 핀 구조체(404) 내로 이온들의 희망되는 총 도우즈를 도입하기 위하여, 하나 이상의 추가적인 주입들이 수행될 수 있으며, 개별적인 하나 이상의 추가적인 어닐링들이 이어질 수 있다. 이는 도 4c 내지 도 4d에 예시된다.
이제 도 4c를 참조하면, 그것들의 결과들이 도 4b에 도시된 어닐링 이후에 수행되는 주입이 도시된다. 이러한 예에 있어서, 이온들(430)이 핀 구조체(404) 내로 주입된다. 이온들(430)은 추가적인 도펀트 이온들이며, 이들은 핀 구조체(404) 내로 추가적인 도펀트들을 도입하기 위해 사용된다. 일부 실시예들에 있어서, 주입 온도는 250℃-350℃일 수 있으며, 이러한 온도는 비정질 층(434)의 형성을 야기한다. 다양한 실시예들에 있어서, 이온들(430)의 도우즈는, 핀 구조체(404) 내로 주입될 목표 총 이온 도우즈에 따라서뿐만 아니라, 이전의 주입에서 주입된 이전의 도우즈에 따라 결정될 수 있다. 따라서, 이온들(420)을 사용하여 3E14/cm2 As의 도우즈가 주입된 전술된 예 다음에, 희망되는 도펀트 농도를 달성하기 위하여 5E14/cm2 As의 총 도우즈를 주입하는 것이 희망될 수 있다. 따라서, 이온들(430)의 도우즈는 2E14/cm2 As로 설정될 수 있다. 그 다음, 도 4d에 예시된 바와 같이, 제 2 주입-후 어닐링이 수행될 수 있으며, 이는, 이제 단결정질이며 가시적인 결함부들이 없고 활성 도펀트들의 희망되는 농도를 갖는 도핑된 영역(436)을 포함하는 핀 구조체(404)를 야기한다.
다양한 실시예들에 있어서, 목표 이온 도우즈에 도달될 때까지 도펀트 이온들의 복수의 주입/어닐링 사이클들이 수행될 수 있다. 더 광범위하게, 정확한 주입 온도 및 이온 도우즈는, 비정질 층이 도펀트 이온들에 의해 생성되고, 각각의 주입-후 어닐링이 수행된 이후에 비정질 층이 단결정질 영역으로 완전히 재결정화될 수 있도록 선택된다. 더욱이, 도펀트 이온들의 주입 온도는 또한, 어닐링 이후 연장된 루프들과 같은 결정질 결함부들의 존재를 야기하는 결함부들을 생성하지 않도록 선택될 수 있다.
도 5a 내지 도 5d는 본 개시의 또 다른 실시예들에 부합하는 주입 프로세스에 수반되는 추가적인 동작들을 도시한다. 도 5a에서, 기판(500)은 반도체 베이스(502) 및 핀 구조체(504)를 포함하며, 이들은 그들의 대응부분들, 즉 반도체 베이스(202) 및 핀 구조체(204)에 대하여 이상에서 설명된 바와 같을 수 있다. 도 5a 내지 도 5d에 도시된 시나리오에 있어서, 측벽(510)의 도펀트 주입 및 어닐링은 측벽(512)의 도펀트 주입 및 어닐링과 별개로 수행된다.
이제 도 5a를 참조하면, 이온들(520)이 도펀트 이온들이며, 이들은 예시된 바와 같이 측벽(512)을 통해 핀 구조체(504) 내로 주입될 수 있다. 핀 구조체(504)의 상단(523) 위에서 연장할 수 있는 주입 층(522)이 형성된다. 다양한 실시예들에 있어서, 주입 온도는 350℃ 또는 그 이하이며, 이는 주입 층(522)의 적어도 일 부분을 비정질로 만들 수 있다. 도 5c에 대하여 이하에서 논의되는 바와 같이, 유사한 주입이 측벽(510)을 주입하기 위하여 수행될 수 있다. 도펀트 이온들이 2개의 상이한 주입들로 별개로 주입될 것이기 때문에, 이온들(520)의 도우즈는 핀 구조체(504) 내로 주입될 희망되는 총 도펀트 도우즈의 절반일 수 있다.
후속 동작에 있어서, 기판(500)이 주입 후 어닐링을 겪으며, 이는 주입 층(522)의 비정질 부분들을 재결정화한다. 도 5b에서, 단결정질이며 결함부들이 없는 도핑된 핀 부분(524)을 포함하는 결과적인 구조체, 즉, 핀 구조체(504)가 도시된다.
핀 구조체(504) 내의 도펀트 레벨을 증가시키기 위하여, 도 5c에 도시된 바와 같이 추가적인 주입이 수행된다. 이러한 경우에 있어서, 이온들(530)은 핀 구조체(504)의 측벽(510)을 통해 보내지며, 이는 주입 층(526)을 형성한다. 이온들(530)의 주입의 조건들은, 필수적이지는 않지만, 일부 실시예들에 있어서, 도펀트 종, 이온 도우즈, 이온 에너지 및 주입 온도를 포함하여, 이온들(520)의 주입에 대한 조건들과 동일할 수 있다. 이어서 제 2 주입 후 어닐링이 수행될 수 있으며, 이는, 단결정질이고 결함부들이 없을 수 있는 도핑된 영역(528)을 야기한다. 어닐링이 연속적인 주입들 사이에서 수행되는, 2개의 별개의 주입들로 2개의 상이한 측벽들, 즉, 측벽들(510, 512) 내로 총 도펀트 도우즈가 주입되었기 때문에, 핀 구조체(504)의 단결정질 구조체가 총 도펀트 도우즈가 하나의 주입으로 도입되는 경우들보다 더 용이하게 보존될 수 있다.
도면들이 얇은 핀 구조체들 내로의 주입의 실시예들을 예시하였지만, 다른 실시예들에 있어서, 전술된 주입 및 어닐링 프로세스들은, 주입-후 어닐링 이후에 잔여 결함부들 또는 다결정질 반도체 영역들을 생성하지 않고 얇은 반도체 층이 도펀트들로 주입되는 평면 기판들을 사용하여 수행될 수 있다. 예를 들어, 얇은 SOI 층 내로의 사전-비정질화 주입이 수행될 수 있으며, 여기에서 반도체 층의 두께는 3nm 또는 그 미만이다. 이는, 예를 들어, 450℃에서의 도펀트 주입이 이어질 수 있다.
정리하면, 본 실시예들에 개시된 얇거나 또는 좁은 단결정질 반도체 구조체들 내로 도펀트를 주입하기 위한 접근방식들은, 적어도 하나의 주입이 비정질 층을 도입하는 2개 또는 그 이상의 주입들을 수반한다. 이러한 층은, 예를 들어, 반도체 구조체 내로 도펀트들을 도입하기 위한 주입들 동안 생성된 임의의 결함부들에 대한 주입-후 어닐링 동안의 결함부 싱크들로서 역할 할 수 있다. 다른 손상 및 비정질 층의 두께는, 비정질 층 및 다른 손상이 원래의 반도체 구조체의 나머지와 일치하는 단결정질 마이크로구조체로 완전히 재결정화될 수 있도록 조정된다. 이는, 비정질 층 두께를 제한하기 위하여 적절한 주입 온도 및 이온 도우즈를 선택함으로써 달성될 수 있다. 따라서, 본 실시예들은, 주입에 의해 생성된 비정질 영역들을 재결정화하기 위한 템플릿으로서 역할하기 위한 주입 후의 반도체 구조체의 얇은 또는 좁은 단결정질 부분을 보존하는 것과, 반면 주입 동안 단결정질 반도체 영역 내에 생성될 수 있는 결함부들에 대한 결함부 싱크로서 역할하기 위한 비정질 층의 충분한 부분을 보존하는 것 사이의 밸런스를 달성한다. 비정질 층이 없는 경우, 결함부 루프들과 같은 결함부들이 주입 후 어닐링 동안 생성될 수 있으며, 이는 열악한 디바이스 속성들을 야기한다.
본 개시는 본원에서 설명된 특정 실시예에 의해 범위가 제한되지 않는다. 오히려, 본원에서 설명된 실시예들에 더하여, 본 개시의 다른 다양한 실시예들 및 이에 대한 수정예들이 이상의 설명 및 첨부된 도면들로부터 당업자들에게 자명해질 것이다. 따라서, 이러한 다른 실시예들 및 수정예들이 본 개시의 범위 내에 속하도록 의도된다. 추가로, 본 개시가 본원에서 특정 목적을 위한 특정 환경에서의 특정 구현예의 맥락에서 설명되었지만, 당업자들은 이의 유용함이 이에 한정되지 않으며, 본 개시가 임의의 수의 목적들을 위한 임의의 수의 환경들에서 유익하게 구현될 수 있다는 것을 인식할 것이다. 따라서, 이하에서 기술되는 청구항들은 본원에서 설명된 바와 같은 본 개시의 완전한 폭과 사상의 관점에서 해석되어야만 한다.
Claims (15)
- 반도체 디바이스를 프로세싱하기 위한 방법으로서,
얇은 결정질 반도체 구조체 내로 제 1 이온들을 포함하는 제 1 이온 주입을 수행하는 단계로서, 상기 제 1 이온 주입은 상기 얇은 결정질 반도체 구조체의 제 1 영역을 비정질화하는, 단계;
상기 얇은 결정질 반도체 구조체의 적어도 상기 제 1 영역 내로 도펀트 종의 도펀트 이온들을 포함하는 제 2 이온 주입을 수행하는 단계; 및
상기 제 1 주입 이후에 상기 반도체 디바이스의 적어도 하나의 어닐링(anneal)을 수행하는 단계로서, 상기 제 1 및 제 2 주입과 상기 적어도 하나의 어닐링 이후에, 상기 얇은 결정질 반도체 구조체는 결함부(defect)들이 없는 단-결정질 영역을 형성하는, 단계를 포함하는, 방법.
- 청구항 1에 있어서,
상기 제 1 이온들은, 상기 반도체 디바이스에 대한 도펀트로서 역할하지 않는 비-도펀트 이온들을 포함하는, 방법.
- 청구항 1에 있어서,
상기 제 2 주입의 주입 온도는 400℃ 이상인, 방법.
- 청구항 1에 있어서,
상기 제 1 이온들은 Ge 또는 Xe, 또는 이들 둘 모두이며, 상기 도펀트 이온들은 비소 종을 포함하는, 방법.
- 청구항 1에 있어서,
상기 제 1 이온들은 5 keV 미만의 이온 에너지를 포함하는, 방법.
- 청구항 1에 있어서,
상기 얇은 결정질 반도체 구조체는, 기판 평면에 평행한 방향에서 50 nm 미만의 핀(fin) 두께를 갖는 상기 반도체 디바이스의 상기 기판 평면으로부터 수직으로 연장하는 핀 구조체를 포함하는, 방법.
- 청구항 1에 있어서,
상기 얇은 결정질 반도체 구조체는, 50 nm 미만의 층 두께를 갖는 반도체-온-인설레이터(semiconductor-on-insulator) 층을 포함하는, 방법.
- 청구항 1에 있어서,
상기 제 2 주입은 5E14/cm2 내지 2E15/cm2 As 이온들의 이온 도우즈를 포함하는, 방법.
- 청구항 1에 있어서,
상기 어닐링의 어닐링 온도는 800℃보다 더 큰, 방법.
- 청구항 1에 있어서,
상기 제 1 이온들은 도펀트 이온들을 포함하며, 상기 제 1 주입은 300℃ 이하의 주입 온도를 포함하고, 상기 제 2 주입은 400℃ 이상의 주입 온도를 포함하는, 방법.
- 청구항 1에 있어서,
상기 제 1 주입은 250℃ 내지 350℃ 사이의 주입 온도에서 도펀트 이온들의 제 1 도우즈를 주입하는 단계를 포함하고, 상기 어닐링은 제 1 어닐링이며 상기 제 2 주입 이전에 수행되고, 상기 제 2 주입은 250℃ 내지 350℃ 사이의 주입 온도에서 상기 도펀트 이온들의 제 2 도우즈를 주입하는 단계를 포함하며, 상기 방법은, 상기 제 2 주입 이후에 제 2 어닐링을 수행하는 단계를 더 포함하는, 방법.
- 청구항 6에 있어서,
상기 제 1 주입은 상기 핀 구조체의 제 1 측벽 내로 도펀트 이온들의 제 1 도우즈를 주입하는 단계를 포함하고, 상기 어닐링은 제 1 어닐링이며 상기 제 2 주입 이전에 수행되고, 상기 제 2 주입은 상기 제 1 측벽에 대향되는 상기 핀 구조체의 제 2 측벽 내로 상기 도펀트 이온들의 제 2 도우즈를 주입하는 단계를 포함하며, 상기 방법은, 상기 제 2 주입 이후에 제 2 어닐링을 수행하는 단계를 더 포함하는, 방법.
- 핀 타입 전계 효과 트랜지스터(fin type field effect transistor; finFET)를 형성하는 방법으로서,
기판 상에 상기 기판에 대해 수직으로 연장하는 핀 구조체를 제공하는 단계로서, 상기 핀 구조체는 50 nm 미만의 핀 두께를 갖는 단결정질 반도체를 포함하는, 단계;
상기 핀 구조체 내로 제 1 이온들을 포함하는 제 1 이온 주입을 수행하는 단계로서, 상기 제 1 이온 주입은 상기 핀 구조체의 제 1 영역을 비정질화하는, 단계;
300℃ 이상의 주입 온도에서 상기 핀 구조체의 적어도 상기 제 1 영역 내로 도펀트 종의 도펀트 이온들을 포함하는 제 2 이온 주입을 수행하는 단계; 및
상기 제 1 주입 이후에 상기 기판의 적어도 하나의 어닐링을 수행하는 단계로서, 상기 제 1 및 제 2 주입과 상기 적어도 하나의 어닐링 이후에, 상기 핀 구조체는 결함부들이 없는 단-결정질 영역을 형성하는, 단계를 포함하는, 방법.
- 청구항 13에 있어서,
상기 제 1 이온들은, 상기 기판에 대한 도펀트로서 역할하지 않는 비-도펀트 이온들을 포함하는, 방법.
- 청구항 13에 있어서,
상기 주입 온도는 400℃ 이상인, 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/163,739 US20150214339A1 (en) | 2014-01-24 | 2014-01-24 | Techniques for ion implantation of narrow semiconductor structures |
| US14/163,739 | 2014-01-24 | ||
| PCT/US2015/011079 WO2015112367A1 (en) | 2014-01-24 | 2015-01-13 | Techniques for ion implantation of narrow semiconductor structures |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160110507A true KR20160110507A (ko) | 2016-09-21 |
Family
ID=53679815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167022875A KR20160110507A (ko) | 2014-01-24 | 2015-01-13 | 좁은 반도체 구조체들의 이온 주입을 위한 기술들 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20150214339A1 (ko) |
| JP (1) | JP2017507482A (ko) |
| KR (1) | KR20160110507A (ko) |
| CN (1) | CN106068566A (ko) |
| TW (1) | TW201530622A (ko) |
| WO (1) | WO2015112367A1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9099495B1 (en) * | 2014-02-11 | 2015-08-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation of high quality fin in 3D structure by way of two-step implantation |
| CN105097513B (zh) * | 2014-04-24 | 2019-09-03 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件的制造方法、半导体器件和电子装置 |
| CN105097535B (zh) * | 2014-05-12 | 2018-03-13 | 中国科学院微电子研究所 | FinFet器件的制造方法 |
| US9412838B2 (en) | 2014-09-30 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ion implantation methods and structures thereof |
| CN106486367B (zh) * | 2015-08-26 | 2019-07-02 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| US9589802B1 (en) * | 2015-12-22 | 2017-03-07 | Varian Semuconductor Equipment Associates, Inc. | Damage free enhancement of dopant diffusion into a substrate |
| US10269938B2 (en) * | 2016-07-15 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure having a doped passivation layer |
| US9768278B1 (en) * | 2016-09-06 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of Fin loss in the formation of FinFETS |
| CN107887273A (zh) * | 2016-09-30 | 2018-04-06 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| TWI746673B (zh) * | 2016-12-15 | 2021-11-21 | 台灣積體電路製造股份有限公司 | 鰭式場效電晶體裝置及其共形傳遞摻雜方法 |
| US10276691B2 (en) * | 2016-12-15 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Conformal transfer doping method for fin-like field effect transistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399458B1 (en) * | 1999-09-21 | 2002-06-04 | International Business Machines Corporation | Optimized reachthrough implant for simultaneously forming an MOS capacitor |
| US6833569B2 (en) * | 2002-12-23 | 2004-12-21 | International Business Machines Corporation | Self-aligned planar double-gate process by amorphization |
| US20070257315A1 (en) * | 2006-05-04 | 2007-11-08 | International Business Machines Corporation | Ion implantation combined with in situ or ex situ heat treatment for improved field effect transistors |
| US8557692B2 (en) * | 2010-01-12 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET LDD and source drain implant technique |
| US8722431B2 (en) * | 2012-03-22 | 2014-05-13 | Varian Semiconductor Equipment Associates, Inc. | FinFET device fabrication using thermal implantation |
| US9159810B2 (en) * | 2012-08-22 | 2015-10-13 | Advanced Ion Beam Technology, Inc. | Doping a non-planar semiconductor device |
-
2014
- 2014-01-24 US US14/163,739 patent/US20150214339A1/en not_active Abandoned
- 2014-12-23 TW TW103144884A patent/TW201530622A/zh unknown
-
2015
- 2015-01-13 WO PCT/US2015/011079 patent/WO2015112367A1/en active Application Filing
- 2015-01-13 JP JP2016547942A patent/JP2017507482A/ja active Pending
- 2015-01-13 KR KR1020167022875A patent/KR20160110507A/ko not_active Application Discontinuation
- 2015-01-13 CN CN201580012194.XA patent/CN106068566A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN106068566A (zh) | 2016-11-02 |
| US20150214339A1 (en) | 2015-07-30 |
| TW201530622A (zh) | 2015-08-01 |
| JP2017507482A (ja) | 2017-03-16 |
| WO2015112367A1 (en) | 2015-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |