CN107078096A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN107078096A
CN107078096A CN201580050682.XA CN201580050682A CN107078096A CN 107078096 A CN107078096 A CN 107078096A CN 201580050682 A CN201580050682 A CN 201580050682A CN 107078096 A CN107078096 A CN 107078096A
Authority
CN
China
Prior art keywords
diode
region domain
semiconductor device
type
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580050682.XA
Other languages
English (en)
Other versions
CN107078096B (zh
Inventor
宇野哲史
川口浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of CN107078096A publication Critical patent/CN107078096A/zh
Application granted granted Critical
Publication of CN107078096B publication Critical patent/CN107078096B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Abstract

本发明涉及半导体装置。在多个二极管(D)的连接图案中包含从输入端子(8)沿X方向延伸的串联连接图案(11)以及包括电流以朝向输入端子(8)侧接近的方式流动的部分的串联连接图案(12)。在串联连接图案(11)中包含从输入端子(8)数起第一个二极管(DF)。在串联连接图案(12)中包含从输入端子(8)数起最终一个的二极管(DL)。二极管(DL)相对于二极管(DF)在Y方向上隔开距离而配置。并且，二极管(DF)的N型区域(NR)和二极管(DL)的P型区域(PR)在俯视时直接对置。

Description

半导体装置
技术领域
本发明涉及半导体装置，尤其是涉及具备二极管作为ESD保护元件的半导体装置。
背景技术
作为构成便携终端机等的功率放大器模块的晶体管，应用异质接合型的双极晶体管。这种双极晶体管被称为HBT(Hetero Junction Bipolar Transistor:异质结双极型晶体管)，具有平台结构。
为了防止这种双极晶体管等半导体元件由于静电放电而被损坏或者由于静电放电而误动作等不良状况，在半导体装置中形成有ESD(Electro Static Discharge：静电释放)保护元件。作为该ESD保护元件之一，有二极管。
作为双极晶体管的ESD保护元件的二极管在二极管的耐压以及电阻等电特性上，以多个二极管串联连接的方式形成。作为其图案(布局)，如图19所示，有使规定数的二极管JD在单方向上直线状地连接的图案。
在形成有该图案的半导体装置101中，直线状地连接的多个二极管JD中的、位于一端侧的二极管的P型区域连接输入端子108，位于另一端侧的二极管JD的N型区域连接输出端子109。
此外，作为公开了ESD保护元件的二极管的专利文献，例如有专利文献1以及专利文献2。
专利文献1:日本特开2002－217374号公报
专利文献2:WO2001－18865号
然而，在以往的半导体装置中有以下那样的问题点。在使多个二极管在单方向上直线状连接的图案中，伴随着半导体装置的微细化，由于与形成其它的半导体元件等的区域(图案)干扰，所以有时无法配置。
因此，如图20所示，采用使串联连接的一系列的二极管JD在其中途折返的图案(折返图案)。然而，在该折返图案中，有输出端子109接近输入端子108的情况。因此，得知了根据位于输入端子108侧的二极管JD与位于输出端子109侧的二极管JD的配置关系的不同，在ESD试验中会有电流从位于输入端子侧的二极管JD泄漏，导致二极管JD损坏的情况。
发明内容
本发明是为了解决上述问题点而完成的，其目的在于提供作为ESD保护元件的二极管不易由于静电放电而被损坏的半导体装置。
本发明所涉及的一个半导体装置具备具有主表面的基板、输入端子以及输出端子、以及多个二极管。输入端子以及输出端子分别形成于基板。多个二极管形成于基板，分别包括N型区域以及P型区域，从输入端子依次串联连接并连接至输出端子。在多个二极管的各个中，在N型区域和P型区域位于俯视的方式下，P型区域形成为与N型区域的一部分相接。串联连接的多个二极管具备：第一串联连接部和第二串联连接部。在第一串联连接部中，从输入端子沿第一方向延伸，电流以从输入端子离开的方式流动。在第二串联连接部中包含电流以接近输入端子的方式流动的部分。在第一串联连接部中包含从输入端子数起第一个第一二极管。在第二串联连接部中包含从输出端子数起第一个最终二极管。最终二极管相对于第一二极管在与第一方向交叉的第二方向上隔开距离而配置。在第一二极管以及最终二极管中，第一二极管的P型区域和最终二极管的N型区域被设定成在俯视时直接对置的配置以外的配置。
根据一个半导体装置，在第一二极管以及最终二极管中，第一二极管的P型区域和最终二极管的N型区域被设定成在俯视时直接对置的配置以外的配置，从而能够抑制二极管被静电放电损坏。
作为第一二极管和最终二极管的配置，尤其优选与顺向反向的、第一二极管的N型区域和最终二极管的P型区域被设定成在俯视时直接对置的配置。另外，第一二极管的P型区域和最终二极管的P型区域可以被设定成在俯视时直接对置的配置，或者，第一二极管的N型区域和最终二极管的N型区域也可以被设定成在俯视时直接对置的配置。
另外，最终二极管可以相对于第一二极管在作为第二方向的与第一方向正交的方向上隔开距离而配置。此外，正交并非意图几何学上严格的正交，包含制造上的偏差。
另外，最终二极管可以相对于第一二极管在作为第二方向的从与第一方向正交的方向斜向倾斜的方向上隔开距离而配置。作为那样的配置，优选最终二极管相对于从输入端子数起第二个第二二极管在与第一方向正交的方向上隔开距离而配置。另外，优选最终二极管以从输出端子数起第二个二极管相对于第一二极管在与第一方向正交的方向上隔开距离的方式被配置。
本发明所涉及的其它的半导体装置具备具有主表面的基板、输入端子和输出端子以及多个二极管。输入端子以及输出端子分别形成于基板。多个二极管形成于基板，分别包含N型区域以及P型区域，从输入端子依次串联连接并连接至输出端子。在多个二极管的各个中，在N型区域和P型区域位于俯视的方式下，P型区域形成为与N型区域的一部分相接。串联连接的多个二极管具备：第一串联连接部和第二串联连接部，第一串联连接部从输入端子沿第一方向延伸，电流以从输入端子离开的方式流动。第二串联连接部包含电流以接近输入端子的方式流动的部分。在第一串联连接部中包含从输入端子数起第一个第一二极管。在第二串联连接部中包含从输出端子数起第一个二极管以外的、最接近第一二极管的中间二极管。中间二极管相对于第一二极管在与第一方向交叉的第二方向上隔开距离而配置。在第一二极管以及中间二极管中，第一二极管的P型区域和中间二极管的N型区域被设定成在俯视时直接对置的配置以外的配置。
根据其它的半导体装置，在第一二极管和最接近第一二极管的中间二极管中，第一二极管的P型区域和中间二极管的N型区域被设定成在俯视时直接对置的配置以外的配置，从而能够抑制二极管被静电放电损坏。
作为第一二极管和中间二极管的配置，尤其优选与顺向和反向的、第一二极管的N型区域和中间二极管的P型区域被设定成在俯视时直接对置的配置。另外，第一二极管的P型区域和中间二极管的P型区域可以被设定成在俯视时直接对置的配置，或者第一二极管的N型区域和中间二极管的N型区域也可以被设定成在俯视时直接对置的配置。
另外，中间二极管可以相对于第一二极管在作为第二方向的与第一方向正交的方向上隔开距离而配置。此外，正交并非意图几何学上严格的正交，包含制造上的偏差。
另外，中间二极管可以相对于第一二极管在作为第二方向的从与第一方向正交的方向斜向倾斜的方向上隔开距离而配置。作为那样的配置，优选中间二极管相对于从输入端子数起第二个第二二极管在与第一方向正交的方向上隔开距离而配置。另外，优选中间二极管以从输入端子数起中间二极管的前一个二极管相对于第一二极管在与第一方向正交的第二方向上隔开距离的方式被配置。
附图说明
图1是表示本发明的实施方式1所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图2是该实施方式1中，图1所示的剖面线II－II的局部剖视图。
图3是表示比较例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图4是图3所示的剖面线IV－IV的局部剖视图。
图5是表示该实施方式1中，第一变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图6是表示该实施方式1中，第二变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图7是表示本发明的实施方式2所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图8是表示该实施方式2中，第一变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图9是表示该实施方式2中，第二变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图10是表示该实施方式2中，第三变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图11是表示本发明的实施方式3所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图12是表示该实施方式3中，第一变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图13是表示该实施方式3中，第二变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图14是表示该实施方式3中，第三变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图15是表示本发明的实施方式4所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图16是表示该实施方式4中，第一变形例的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图17是表示该实施方式4中，第二变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图18是表示该实施方式4中，第三变形例所涉及的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图19是表示以往的半导体装置中的、串联连接的二极管的配置的局部俯视图。
图20是表示以往的半导体装置中的、串联连接的二极管的其它的配置的局部俯视图。
具体实施方式
如前述，在作为双极晶体管的ESD保护元件的二极管中，伴随着半导体装置的微细化，采用使串联连接的一系列的二极管在其中途折返的折返图案。
在过度的静电放电进入到输入端子的情况下，可知在多个二极管一直线状地配置的图案中，损坏从输入端子起第一个二极管开始发展。另一方面，在折返图案中，有输入端子和输出端子接近的情况，例如认为电流在布线和布线最接近的位置等中泄漏而引起损坏，但具体而言几乎没有进行解析。因此，尽可能使输入端子和输出端子分离配置被作为设计的基本方針。
本次，发明人针对各种折返图案进行ESD试验，得到与由于二极管的静电放电所造成的损坏有关的见解。作为ESD试验，进行了HBM(Human Body Model：人体模型)试验。HBM试验是指模拟蓄积于人体的电荷从人体向电子部件放电的现象的试验，已知为最常见的ESD试验。以下，在各实施方式中，具体地对通过该HBM试验所获得的、二极管不易被损坏的半导体装置进行说明。
实施方式1
此处，对从输入端子数起第一个二极管和从输出端子数起第一个(从输入端子数起最终一个)的二极管对置的配置的第一方式进行说明。
如图1以及图2所示，在半导体装置1中的N型的GaAs基板2，作为ESD保护元件，形成有分别包含N型区域NR以及P型区域PR的多个二极管D。多个二极管D串联电连接。串联连接的多个二极管D中的、位于一端侧的二极管D的P型区域PR电连接输入端子8，位于另一端侧的二极管D的N型区域NR电连接输出端子9。
多个二极管D的各个例如通过图2所示的P型分离区域3而彼此电分离。另外，在多个二极管D的各个中，如图1所示，从俯视的方向将N型区域NR一分为二，在N型区域NR和P型区域PR位于俯视的方式下，P型区域PR形成为与N型区域NR的一个区域的面相接。此外，该说明书中所谓的“俯视”意味着二维的图案，意味着从与基板的主表面几乎垂直的方向观察时的图案。
多个二极管D如图2所示，在通过布线5将彼此相邻的一个二极管D的N型区域NR的上表面和另一个二极管D的P型区域PR的上表面电连接的方式下，使输入端子8与输出端子9之间顺向串联连接。布线5例如由金(Au)形成，在该布线5与P型区域PR的上表面(N型区域NR的上表面)之间形成有阻止金的扩散的阻挡金属4(参照图2)。此外，在图1等中，在附加二极管的导电型的符号的关系上，位于P型区域PR等的上表面的布线的部分未被图示。
如图1所示，在多个二极管D的连接图案中配置有一个折返图案。通过配置折返图案，在多个二极管D的连接图案中包括从输入端子8沿X方向延伸且电流以离开输入端子8的方式流动的串联连接图案11(第一串联连接部)和包括以电流以朝向输入端子8侧接近的方式流动的部分的串联连接图案12(第二串联连接部)。串联连接图案11和串联连接图案12包含几乎平行地配置的部分。
在串联连接图案11中包含从输入端子8数起第一个二极管DF。第一个二极管DF在静电进入到输入端子的情况下，被施加最高的电压。另外，在串联连接图案12中包含从输出端子9数起第一个，即，从输入端子8数起最终一个的二极管DL。二极管DL相对于二极管DF在与X方向大致正交的Y方向上隔开距离而配置。
在该二极管DF以及二极管DL中，二极管DF的N型区域NR和二极管DL的P型区域PR在俯视时直接对置。此处，“直接对置”是指二极管DF的N型区域NR和二极管DL的P型区域PR在N型区域NR与P型区域PR之间不夹设其它的二极管等地俯视时对置。
以覆盖该多个二极管D以及布线5等的方式在GaAs基板2上形成有硅氮化膜6(参照图2)。并且，以覆盖硅氮化膜6的方式例如形成有聚酰亚胺等绝缘膜7(参照图2)。此外，在半导体装置1的GaAs基板2的规定区域中，作为应通过二极管D(ESD保护元件)保护的半导体元件，例如形成有具有平台结构的异质接合型的双极晶体管(未图示)。
在具备具有平台结构的双极晶体管的半导体装置中，二极管D在分别形成双极晶体管的集电极(N型)以及基极(P型)时同时被形成。即，在形成集电极时，形成二极管D的N型区域NR，在形成基极时，形成二极管D的P型区域PR。由此，二极管D也为平台结构。
在作为上述的半导体装置1的ESD保护元件的二极管D中，二极管DF的N型区域NR和二极管DL的P型区域PR在俯视时直接对置，若从输入端子8观察，则由于从二极管DF的N型区域NR向二极管DL的P型区域PR变成逆向，所以耐压变高。结果，能够抑制由于静电放电而损坏二极管D这一情况。对于这一点，与比较例所涉及的半导体装置对比来进行说明。
如图3以及图4所示，在比较例所涉及的半导体装置101的N型的GaAs基板102中，在输入端子108与输出端子109之间，多个二极管JD通过布线105串联电连接。在多个二极管JD的各个中，将N型区域JNR的上表面一分为二，在N型区域JNR和P型区域JPR位于俯视的方式下，P型区域JPR形成为与N型区域JNR的上表面相接。
在多个二极管JD的连接图案中配置有一个折返图案、电流以向X方向离开输入端子108的方式流动的串联连接图案111以及电流以接近输入端子108的方式流动的串联连接图案112。在串联连接图案111中包含从输入端子108数起第一个二极管JDF。另外，在串联连接图案112中包含从输入端子108数起最终一个的二极管JDL。
二极管JDL相对于二极管JDF在与X方向大致正交的Y方向上隔开距离而配置。在该二极管JDF以及二极管JDL中，二极管JDF的P型区域JPR和二极管JDL的N型区域JNR以俯视时直接对置的方式配置。比较例所涉及的半导体装置101如上述那样构成。
在比较例所涉及的半导体装置中，从输入端子108数起第一个二极管JDF和从输出端子109数起第一个二极管，即，从输入端子108数起最终一个的二极管JDL在俯视时对置。而且，另外，二极管JDF的P型区域JPR和二极管JDL的N型区域JNR在俯视时直接对置。
在该配置中，若通过ESD试验的脉冲应力对输入端子108施加数百V左右的电压，则在二极管JDF与二极管JDL之间被沿顺向施加电压。因此，电流容易泄露，知晓了在电流泄漏的瞬间产生热损坏而导致故障这一情况。
相对于比较例所涉及的半导体装置101，在上述的半导体装置1中，虽然从输入端子8数起第一个二极管DF和从输入端子8数起最终一个的二极管DL在俯视时对置，但二极管DF的N型区域NR和二极管DL的P型区域PR在俯视时直接对置。
因此，在对输入端子8施加数百V左右的电压的情况下，在二极管DF与二极管DL之间被沿逆向施加电压。由此，与在二极管JDF与二极管JDL之间被沿顺向施加电压的情况下相比，从二极管DF向二极管DL电流不易泄漏。结果，知晓了能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
此外，在上述的半导体装置1中，作为折返图案，列举折返的位置为一个位置的情况的例子来进行了说明，但折返的位置并不限于一个位置，也可以根据与其它的半导体元件(未图示)的图案等的关系设置多个位置。这样，在上述的半导体装置1中，配置作为ESD保护元件的二极管D的区域(图案)的自由度变高，能够有助于半导体装置1的微细化。
(方式1第一变形例)
对二极管DF以及二极管DL中的、P型区域PR和N型区域NR的配置的第一变形例进行说明。
如图5所示，在第一变形例所涉及的半导体装置1A中，二极管DL相对于二极管DF在与X方向大致正交的Y方向上隔开距离而配置。在该二极管DF以及二极管DL中，二极管DF的N型区域NR和二极管DL的N型区域NR在俯视时直接对置。
此外，对于除此以外的结构，由于与图1等所示的半导体装置1相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在方式1的第一变形例所涉及的半导体装置1A中，二极管DF的N型区域NR和二极管DL的N型区域NR在俯视时直接对置。由此，在对输入端子8施加数百V左右的电压的情况下，与在二极管JDF与二极管JDL之间被沿顺向施加电压的比较例所涉及的半导体装置101(参照图3以及图4)相比，电流不易从二极管DF向二极管DL泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
(方式1第二变形例)
对二极管DF以及二极管DL中的、P型区域PR和N型区域NR的配置的第二变形例进行说明。
如图6所示，在第二变形例所涉及的半导体装置1B中，二极管DL相对于二极管DF在与X方向大致正交的Y方向上隔开距离而配置。在该二极管DF以及二极管DL中，二极管DF的P型区域PR和二极管DL的P型区域PR在俯视时直接对置。
此外，对于除此以外的结构，由于与图1等所示的半导体装置1相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在方式1的第二变形例所涉及的半导体装置1B中，二极管DF的P型区域PR和二极管DL的P型区域PR在俯视时直接对置。由此，在对输入端子8施加数百V左右的电压的情况下，与在二极管JDF与二极管JDL之间被沿顺向施加电压的比较例所涉及的半导体装置101(参照图3以及图4)相比，电流不易从二极管DF向二极管DL泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
此外，在方式1的第一变形例所涉及的半导体装置1A以及第二变形例的半导体装置1B中，折返图案并不限于一个位置，也可以根据与其它的半导体元件(未图示)的图案等的关系设置多个位置，能够提高配置作为ESD保护元件的二极管D的区域(图案)的自由度，并能够有助于半导体装置1A、1B的微细化。
实施方式2
此处，对从输入端子数起第一个二极管和从输入端子数起最终一个的二极管对置的配置的第二方式进行说明。
如图7所示，在半导体装置1C中，从输入端子8数起最终一个的二极管DL相对于从输入端子8数起第二个二极管DSF在与X方向大致正交的Y方向上隔开距离而配置。即，被施加最高的电压的从输入端子8数起第一个二极管DF和二极管DL的配置关系中，二极管DF和二极管DL相对于X方向(或者Y方向)斜向隔开距离而配置(斜向对置配置)。
在该二极管DF以及二极管DL中，二极管DF的N型区域NR和二极管DL的P型区域PR在俯视时斜向直接对置。此外，对于除此以外的结构，由于与图1等所示的半导体装置1相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在上述的半导体装置1C中，二极管DF的N型区域NR和二极管DL的P型区域PR在俯视时斜向直接对置。由此，与对比较例所涉及的半导体装置(参照图3、图4)说明的同样地对输入端子8施加数百V左右的电压的情况下，与在二极管DF与二极管DL之间被沿顺向施加电压的配置相比，电流不易从二极管DF向二极管DL泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
此外，在上述的半导体装置1C中，折返图案并不限于一个位置，也可以根据与其它的半导体元件(未图示)的图案等的关系设置多个位置，能够提高配置作为ESD保护元件的二极管D的区域(图案)的自由度，并能够有助于半导体装置1C的微细化。
(方式2第一变形例)
对二极管DF以及二极管DL中的、P型区域PR和N型区域NR的配置的第一变形例进行说明。
如图8所示，在第一变形例所涉及的半导体装置1D中，二极管DF和二极管DL相对于X方向(或者Y方向)斜向隔开距离而配置(斜向对置)。并且，二极管DF的P型区域PR和二极管DL的P型区域PR在俯视时斜向直接对置。此外，对于除此以外的结构，由于与图7或者图1等所示的半导体装置1、1D相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在方式2中的第一变形例所涉及的半导体装置1D中，二极管DF的P型区域PR和二极管DL的P型区域PR在俯视时斜向对置。由此，与比较例所涉及的半导体装置(参照图3、图4)说明的同样地在对输入端子8施加数百V左右的电压的情况下，与在二极管DF与二极管DL之间被沿顺向施加电压的配置相比，电流不易从二极管DF向二极管DL泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
(方式2第二变形例)
对二极管DF以及二极管DL中的、P型区域PR和N型区域NR的配置的第二变形例进行说明。
如图9所示，在第二变形例所涉及的半导体装置1E中，二极管DF和二极管DL相对于X方向(或者Y方向)斜向隔开距离而配置(斜向对置)。并且，二极管DF的N型区域NR和二极管DL的N型区域NR在俯视时斜向直接对置。此外，对于除此以外的结构，由于与图7或者图1等所示的半导体装置1、1D相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在方式2中的第二变形例所涉及的半导体装置1E中，二极管DF的N型区域NR和二极管DL的N型区域NR在俯视时斜向对置。由此，与比较例所涉及的半导体装置(参照图3、图4)说明的同样地对输入端子8施加数百V左右的电压的情况下，与在二极管DF与二极管DL之间被沿顺向施加电压的配置相比，电流不易从二极管DF向二极管DL泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
此外，在方式2的第一变形例所涉及的半导体装置1D以及第二变形例的半导体装置1E中，折返图案并不限于一个位置，也可以根据与其它的半导体元件(未图示)的图案等的关系设置多个位置，能够提高配置作为ESD保护元件的二极管D的区域(图案)的自由度，并能够有助于半导体装置1D、1E的微细化。
另外，在半导体装置1C、1D、1E中，二极管DL和二极管DSF在与X方向大致正交的Y方向上隔开距离而配置。因此，在二极管DL和二极管DSF中，优选二极管DSF的P型区域PR和二极管DL的N型区域NR成在俯视时直接对置的配置(顺向)以外的配置。
并且，在包括方式2的第一变形例以及第二变形例的上述的各半导体装置1D、1E中，作为二极管DF与二极管DL的斜向对置配置，列举在二极管DL相对于二极管DSF在Y方向上隔开距离而配置的方式下，二极管DF和二极管DL相对于X方向(或者Y方向)斜向隔开距离而配置的情况的例子来进行了说明。
作为斜向对置配置，并不限于词，例如如图10所示的半导体装置1F那样，也可以是在二极管DL从与二极管DF在Y方向上隔开距离的位置在X方向上错开一些的位置上配置二极管DL这样的斜向对置配置(方式2第三变形例)。
即使是这样的斜向对置配置的半导体装置1F，通过二极管DF的N型区域NR和二极管DL的P型区域PR以不成为顺向的方式配置为俯视时斜向对置，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
另外，在上述的半导体装置1C、1D、1E中，作为二极管DF和二极管DL的斜向对置配置，例举最终一个的二极管DL相对于第二个二极管DSF在Y方向上隔开距离而配置的方式(错开一个二极管一个)的斜向对置配置的例子。
作为斜向对置配置，也可以是最终一个的二极管DL相对于从输入端子起第三个二极管(未图示)在Y方向上隔开距离而配置的方式(错开两个二极管)的斜向对置配置。
实施方式3
此处，对从输入端子数起第一个二极管和从输入端子数起最终一个的二极管对置的配置的第三方式进行说明。
如图11所示，在半导体装置1G中，在从输入端子数起最终一个的之前一个二极管DSL相对于二极管DF在与X方向大致正交的Y方向上隔开距离而配置的方式下，二极管DL和二极管DF相对于X方向(或者Y方向)斜向隔开距离而配置(斜向对置配置)。另外，在该二极管DF以及二极管DL中，二极管DF的N型区域NR和二极管DL的P型区域PR在俯视时斜向直接对置。
并且，二极管DF和最接近二极管DF的二极管DSL被配置为二极管DF的N型区域NR和二极管DSL的N型区域NR直接对置。此外，对于除此以外的结构，由于与图1等所示的半导体装置1相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在上述的半导体装置1G中，二极管DF的N型区域NR和二极管DL的P型区域PR在俯视时斜向直接对置。另外，二极管DF的N型区域NR和二极管DSL的N型区域NR在俯视时直接对置。
由此，与对比较例所涉及的半导体装置(参照图3、图4)说明的同样地对输入端子8施加数百V左右的电压的情况下，与在二极管DF与二极管DL之间被沿顺向施加电压的配置相比，电流不易从二极管DF向二极管DL泄漏。另外，电流也不易从二极管DF向二极管DSL泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
此外，在上述的半导体装置1G中，折返图案并不限于一个位置，也可以根据与其它的半导体元件(未图示)的图案等的关系设置多个位置，能够提高配置作为ESD保护元件的二极管D的区域(图案)的自由度，并能够有助于半导体装置1G的微细化。
(方式3第一变形例)
对二极管DF以及二极管DL中的、P型区域PR和N型区域NR的配置的第一变形例进行说明。
如图12所示，在第一变形例所涉及的半导体装置1H中，二极管DF和二极管DL相对于X方向(或者Y方向)斜向隔开距离而配置(斜向对置配置)。另外，在该二极管DF以及二极管DL中，二极管DF的N型区域NR和二极管DL的N型区域NR在俯视时斜向直接对置。
并且，二极管DF和最接近二极管DF的二极管DSL被配置为二极管DF的N型区域NR和二极管DSL的P型区域PR直接对置。此外，对于除此以外的结构，由于与图11或者图1等所示的半导体装置1、1G相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在上述的半导体装置1H中，二极管DF的N型区域NR和二极管DL的N型区域NR在俯视时斜向直接对置。另外，二极管DF的N型区域NR和二极管DSL的P型区域PR在俯视时直接对置。
由此，与对比较例所涉及的半导体装置(参照图3、图4)说明的同样地对输入端子8施加数百V左右的电压的情况下，与在二极管DF与二极管DL之间被沿顺向施加电压的配置相比，电流不易从二极管DF向二极管DL泄漏。另外，电流也不易从二极管DF向二极管DSL泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
(方式3第二变形例)
对二极管DF以及二极管DL中的、P型区域PR和N型区域NR的配置的第二变形例进行说明。
如图13所示，在第二变形例所涉及的半导体装置1K中，二极管DF和二极管DL相对于X方向(或者Y方向)斜向隔开距离而配置(斜向对置配置)。另外，在该二极管DF以及二极管DL中，二极管DF的P型区域PR和二极管DL的P型区域PR在俯视时斜向直接对置。
并且，二极管DF和最接近二极管DF的二极管DSL被配置为二极管DF的P型区域PR和二极管DSL的P型区域PR直接对置。此外，对于除此以外的结构，由于与图11或者图1、1G所示的半导体装置1相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在上述的半导体装置1K中，二极管DF的P型区域PR和二极管DL的P型区域PR在俯视时斜向直接对置。另外，二极管DF的P型区域PR和二极管DSL的P型区域PR在俯视时直接对置。
由此，与比较例所涉及的半导体装置(参照图3、图4)说明的同样地对输入端子8施加数百V左右的电压的情况下，与在二极管DF与二极管DL之间被沿顺向施加电压的配置相比，电流不易从二极管DF向二极管DL泄漏。另外，电流也不易从二极管DF向二极管DSL泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
此外，在方式3的第一变形例所涉及的半导体装置1H以及第二变形例所涉及的半导体装置1K中，折返图案并不限于一个位置，也可以根据与其它的半导体元件(未图示)的图案等的关系设置多个位置，能够提高配置作为ESD保护元件的二极管D的区域(图案)的自由度，并能够有助于半导体装置1H、1K的微细化。
另外，在包含方式3的第一变形例以及第二变形例的上述的各半导体装置1G、1H、1K中，作为二极管DF和二极管DL的斜向对置配置，列举在二极管DSL相对于二极管DF在Y方向上隔开距离而配置的方式下，二极管DF和二极管DL相对于X方向(或者Y方向)斜向隔开距离配置的情况的例子来进行了说明。
作为斜向对置配置，并不限于此，例如如图14所示的半导体装置1L那样，也可以是在二极管DL从与二极管DF在Y方向隔开距离的位置在X方向上错开一些的位置上配置二极管DL这样的斜向对置配置(方式3第三变形例)。
即使是这样的斜向对置配置的半导体装置1L，通过在二极管DF以及二极管DL中的N型区域NR和P型区域PR的配置以及二极管DF以及二极管DSL中的N型区域NR和P型区域PR的配置中，以不成为顺向的方式配置为对置，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
另外，在上述的半导体装置1G、1H、1K中，作为二极管DF和二极管DL的斜向对置配置，列举了最终一个的前一个二极管DSL相对于第一个二极管DF在Y方向上隔开距离而配置的方式(错开一个二极管)的斜向对置配置的例子。
作为斜向对置配置，也可以是从最终一个的前两个二极管(未图示)相对于第一个二极管DF在Y方向上隔开距离而配置的方式(错开两个二极管)的斜向对置配置。此时，在二极管DF和最终一个的前两个二极管中，优选二极管DF的P型区域和最终一个的前两个二极管的N型区域成为在俯视时直接对置的配置(顺向)以外的配置。
实施方式4
此处，对从输入端子数起第一个二极管和最接近该第一个二极管的二极管的配置关系进行说明。此外，作为最接近第一个二极管的二极管，除了从输入端子数起最终一个二极管。
如图15所示，在半导体装置1M中，从输入端子8数起第k个(最终一个以外)的二极管DM最接近二极管DF。该二极管DM相对于二极管DF在与X方向大致正交的Y方向上隔开距离而配置。在该二极管DF以及二极管DM中，二极管DF的N型区域NR和二极管DM的P型区域PR在俯视时直接对置。此外，对于除此以外的结构，由于与图1等所示的半导体装置1相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在上述的半导体装置1M中，在被施加最高的电压的二极管DF和最接近该二极管DF的二极管DM中，二极管DF的N型区域NR和二极管DM的P型区域PR在俯视时直接对置。
由此，与比较例所涉及的半导体装置(参照图3、图4)说明的同样地对输入端子8施加数百V左右的电压的情况下，与在二极管DF与二极管DM之间被沿顺向施加电压的配置相比，电流不易从二极管DF向二极管DM泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
此外，在上述的半导体装置1M中，折返图案并不限于一个位置，也可以根据与其它的半导体元件(未图示)的图案等的关系设置多个位置，能够提高配置作为ESD保护元件的二极管D的区域(图案)的自由度，并能够有助于半导体装置1M的微细化。
(方式4第一变形例)
对二极管DF以及二极管DM中的、P型区域PR和N型区域NR的配置的第一变形例进行说明。
如图16所示，在第一变形例的半导体装置1N中，二极管DF和二极管DM在Y方向上隔开距离而配置。在该二极管DF以及二极管DM中，二极管DF的N型区域NR和二极管DM的N型区域NR在俯视时直接对置。此外，对于除此以外的结构，由于与图15或者图1等所示的半导体装置1、1M相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在上述的半导体装置1N中，在被施加最高的电压的二极管DF和最接近该二极管DF的二极管DM中，二极管DF的N型区域NR和二极管DM的N型区域NR在俯视时直接对置。
由此，与比较例所涉及的半导体装置(参照图3、图4)说明的同样地对输入端子8施加数百V左右的电压的情况下，与在二极管DF与二极管DM之间被沿顺向施加电压的配置相比，电流不易从二极管DF向二极管DM泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
(方式4第二变形例)
对二极管DF以及二极管DM中的、P型区域PR和N型区域NR的配置的第二变形例进行说明。
如图17所示，在第二变形例所涉及的半导体装置1P中，二极管DF和二极管DM在Y方向上隔开距离而配置。在该二极管DF以及二极管DM中，二极管DF的P型区域PR和二极管DM的P型区域PR在俯视时直接对置。此外，对于除此以外的结构，由于与图15或者图1等所示的半导体装置1、1M相同，所以同一部件附加同一符号，除了需要的情况，不重复其说明。
在上述的半导体装置1P中，在被施加最高的电压的二极管DF、和最接近该二极管DF的二极管DM中，二极管DF的P型区域PR和二极管DM的P型区域PR在俯视时直接对置。
由此，与比较例所涉及的半导体装置(参照图3、图4)说明的同样地对输入端子8施加数百V左右的电压的情况下，与在二极管DF与二极管DM之间被沿顺向施加电压的配置相比，电流不易从二极管DF向二极管DM泄漏。结果，能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
此外，在方式4的第一变形例所涉及的半导体装置1N以及第二变形例所涉及的半导体装置1P中，折返图案并不限于一个位置，也可以根据与其它的半导体元件(未图示)的图案等的关系设置多个位置，能够提高配置作为ESD保护元件的二极管D的区域(图案)的自由度，并能够有助于半导体装置1N、1P的微细化。
另外，作为二极管DF和二极管DM的配置，列举二极管DF和二极管DM在Y方向上隔开距离而配置的情况的例子来进行了说明，但也可以如图18所示的半导体装置1R那样，在二极管DM从与二极管DF在Y方向隔开距离的位置在X方向(正或者负)上错开一些的位置上配置二极管DM这样的配置(参照双点划线)(方式4第三变形例)。在这样的对置配置的半导体装置1R中，也能够抑制由于静电放电所造成的二极管D的损坏或者误动作等。
此外，在各实施方式所涉及的半导体装置1～1R中，作为通过二极管D保护的半导体元件，列举了双极晶体管的例子，但只要是具有平台结构的半导体元件，则并不限于双极晶体管。
本次公开的实施方式是例示的，并不限于此。本发明并不是上述所说明的范围，而由权利要求书所示，意图包含在与权利要求书均等的意义以及范围中的全部变更。
工业上的利用可能性
本发明可有效地利用于作为ESD保护元件而具备串联连接的二极管的半导体装置。
符号说明
1…半导体装置，2…GaAs基板，3…P型分离区域，4…阻挡金属，5…布线，6…硅氮化膜，7…绝缘膜，8…输入端子，9…输出端子，11、12…串联连接图案，D、DF、DSF、DSL、DL、DM…二极管，NR…N型区域，PR…P型区域。

Claims (16)

1.一种半导体装置，具有：
基板，具有主表面；
输入端子以及输出端子，分别形成于所述基板；以及
多个二极管，形成于所述基板，分别包含N型区域以及P型区域，从所述输入端子依次串联连接并连接至所述输出端子，
在所述多个二极管的各个中，在所述N型区域和所述P型区域位于俯视的方式下，所述P型区域形成为与所述N型区域的一部分相接，
串联连接的所述多个二极管具备：
第一串联连接部，从所述输入端子沿第一方向延伸，电流流动成从所述输入端子离开；以及
第二串联连接部，包含电流流动成接近所述输入端子的部分，
在所述第一串联连接部中包含从所述输入端子数起第一个第一二极管，
在所述第二串联连接部中包含从所述输出端子数起第一个最终二极管，
所述最终二极管相对于所述第一二极管在与所述第一方向交叉的第二方向上隔开距离而配置，
在所述第一二极管以及所述最终二极管中，所述第一二极管的所述P型区域和所述最终二极管的所述N型区域被设定成在俯视时直接对置的配置以外的配置。
2.根据权利要求1所述的半导体装置，其中，
在所述第一二极管以及所述最终二极管中，所述第一二极管的所述N型区域和所述最终二极管的所述P型区域被设定成在俯视时直接对置的配置。
3.根据权利要求1所述的半导体装置，其中，
在所述第一二极管以及所述最终二极管中，所述第一二极管的所述P型区域和所述最终二极管的所述P型区域被设定成在俯视时直接对置的配置。
4.根据权利要求1所述的半导体装置，其中，
在所述第一二极管以及所述最终二极管中，所述第一二极管的所述N型区域和所述最终二极管的所述N型区域被设定成在俯视时直接对置的配置。
5.根据权利要求1～4中任意一项所述的半导体装置，其中，
所述最终二极管相对于所述第一二极管在作为所述第二方向的与所述第一方向正交的方向上隔开距离而配置。
6.根据权利要求1～4中任意一项所述的半导体装置，其中，
所述最终二极管相对于所述第一二极管在作为所述第二方向的从与所述第一方向正交的方向斜向倾斜的方向上隔开距离而配置。
7.根据权利要求6所述的半导体装置，其中，
所述最终二极管相对于从所述输入端子数起第二个第二二极管在与所述第一方向正交的方向上隔开距离而配置。
8.根据权利要求6所述的半导体装置，其中，
所述最终二极管以从所述输出端子数起第二个二极管相对于所述第一二极管在与所述第一方向正交的方向上隔开距离的方式被配置。
9.一种半导体装置，具有：
基板，具有主表面；
输入端子以及输出端子，分别形成于所述基板；以及
多个二极管，形成于所述基板，分别包含N型区域以及P型区域，从所述输入端子依次串联连接并连接至所述输出端子，
在所述多个二极管的各个中，在所述N型区域和所述P型区域位于俯视的方式下，所述P型区域形成为与所述N型区域的一部分相接，
串联连接的所述多个二极管具备：
第一串联连接部，从所述输入端子沿第一方向延伸，电流以从所述输入端子离开的方式流动；以及
第二串联连接部，包含电流以接近所述输入端子的方式流动的部分，
在所述第一串联连接部中包含从所述输入端子数起第一个第一二极管，
在所述第二串联连接部中包含从所述输出端子数起第一个二极管以外的、最接近所述第一二极管的中间二极管，
所述中间二极管相对于所述第一二极管在与所述第一方向交叉的第二方向上隔开距离而配置，
在所述第一二极管以及所述中间二极管中，所述第一二极管的所述P型区域和所述中间二极管的所述N型区域被设定成在俯视时直接对置的配置以外的配置。
10.根据权利要求9所述的半导体装置，其中，
在所述第一二极管以及所述中间二极管中，所述第一二极管的所述N型区域和所述中间二极管的所述P型区域被设定成在俯视时直接对置的配置。
11.根据权利要求9所述的半导体装置，其中，
在所述第一二极管以及所述中间二极管中，所述第一二极管的所述P型区域和所述中间二极管的所述P型区域被设定成在俯视时直接对置的配置。
12.根据权利要求9所述的半导体装置，其中，
在所述第一二极管以及所述中间二极管中，所述第一二极管的所述N型区域和所述中间二极管的所述N型区域被设定成在俯视时直接对置的配置。
13.根据权利要求9～12中任意一项所述的半导体装置，其中，
所述中间二极管相对于所述第一二极管在作为所述第二方向的与所述第一方向正交的方向上隔开距离而配置。
14.根据权利要求9～12中任意一项所述的半导体装置，其中，
所述中间二极管相对于所述第一二极管在作为所述第二方向的从与所述第一方向正交的方向斜向倾斜的方向上隔开距离而配置。
15.根据权利要求14所述的半导体装置，其中，
所述中间二极管相对于从所述输入端子数起第二个第二二极管在与所述第一方向正交的方向上隔开距离而配置。
16.根据权利要求14所述的半导体装置，其中，
所述中间二极管以从所述输入端子数起所述中间二极管的前一个二极管相对于所述第一二极管在与所述第一方向正交的第二方向上隔开距离的方式被配置。
CN201580050682.XA 2014-09-22 2015-06-10 半导体装置 Active CN107078096B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-192664 2014-09-22
JP2014192664 2014-09-22
PCT/JP2015/066739 WO2016047217A1 (ja) 2014-09-22 2015-06-10 半導体装置

Publications (2)

Publication Number Publication Date
CN107078096A true CN107078096A (zh) 2017-08-18
CN107078096B CN107078096B (zh) 2020-10-02

Family

ID=55580758

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580050682.XA Active CN107078096B (zh) 2014-09-22 2015-06-10 半导体装置

Country Status (5)

Country Link
US (2) US10325903B2 (zh)
JP (1) JP6066025B2 (zh)
CN (1) CN107078096B (zh)
TW (1) TWI614872B (zh)
WO (1) WO2016047217A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6863012B2 (ja) * 2017-03-31 2021-04-21 株式会社デンソー 温度検出装置
TWI743384B (zh) * 2018-07-31 2021-10-21 立積電子股份有限公司 反並聯二極體裝置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636118B1 (en) * 1999-09-06 2003-10-21 Hitachi, Ltd. High-frequency power amplification module and radio communication device
TW200512952A (en) * 2003-09-23 2005-04-01 United Epitaxy Co Ltd Light emitting diodes in series connection and method of making the same
WO2006025497A1 (ja) * 2004-09-02 2006-03-09 Rohm Co., Ltd 半導体発光装置
CN101093849A (zh) * 2002-08-29 2007-12-26 首尔半导体股份有限公司 具有多个发光元件的发光装置
CN102545180A (zh) * 2010-12-07 2012-07-04 上海华虹Nec电子有限公司 应用于锗硅工艺中多电源间的静电保护结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499932A (ja) * 1990-08-18 1992-03-31 Matsushita Electric Works Ltd 感温センサ
JP4025023B2 (ja) 2001-01-18 2007-12-19 株式会社東芝 半導体装置
JP4977313B2 (ja) * 2004-01-19 2012-07-18 ルネサスエレクトロニクス株式会社 ヘテロ接合バイポーラトランジスタ
JP5237535B2 (ja) * 2005-07-28 2013-07-17 パナソニック株式会社 半導体装置
JP4327136B2 (ja) 2005-08-18 2009-09-09 新日本無線株式会社 半導体装置
JP2008177466A (ja) 2007-01-22 2008-07-31 Epson Imaging Devices Corp 表示装置およびその表示装置を備えた電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636118B1 (en) * 1999-09-06 2003-10-21 Hitachi, Ltd. High-frequency power amplification module and radio communication device
CN101093849A (zh) * 2002-08-29 2007-12-26 首尔半导体股份有限公司 具有多个发光元件的发光装置
TW200512952A (en) * 2003-09-23 2005-04-01 United Epitaxy Co Ltd Light emitting diodes in series connection and method of making the same
WO2006025497A1 (ja) * 2004-09-02 2006-03-09 Rohm Co., Ltd 半導体発光装置
CN102545180A (zh) * 2010-12-07 2012-07-04 上海华虹Nec电子有限公司 应用于锗硅工艺中多电源间的静电保护结构

Also Published As

Publication number Publication date
WO2016047217A1 (ja) 2016-03-31
JP6066025B2 (ja) 2017-01-25
US20190259746A1 (en) 2019-08-22
TW201613064A (en) 2016-04-01
TWI614872B (zh) 2018-02-11
CN107078096B (zh) 2020-10-02
US10636781B2 (en) 2020-04-28
JPWO2016047217A1 (ja) 2017-04-27
US20170141099A1 (en) 2017-05-18
US10325903B2 (en) 2019-06-18

Similar Documents

Publication Publication Date Title
US7911750B2 (en) Resistor triggered electrostatic discharge protection
CN101150126B (zh) 静电放电保护装置及其电路
CN102903715B (zh) 半导体集成电路
CN101290933B (zh) 静电放电保护装置
CN102208410B (zh) 半导体装置
CN104157647B (zh) 静电放电保护装置
US20090021873A1 (en) Electro static discharge protection in integrated circuits
CN106158833B (zh) 半导体静电放电保护元件
JP2007005509A (ja) 半導体集積回路装置及びこれを用いたレギュレータ
CN103378091A (zh) 提供多个保护级别的esd保护电路
CN102593121A (zh) 半导体装置
US20140195997A1 (en) Method and layout of an integrated circuit
CN107078096A (zh) 半导体装置
CN110187575A (zh) 阵列基板及阵列基板母板
CN106486476A (zh) 保护电路
CN103794599B (zh) 半导体装置
EP3288068A1 (en) Semiconductor chip having on-chip noise protection circuit
US9343457B2 (en) Semiconductor device
CN107068677B (zh) 半导体装置
JP2008021852A (ja) 半導体装置
CN114709210B (zh) 适用纳米级FinFET工艺的低钳位电压静电保护器件
TW201843804A (zh) 具有良好單脈衝雪崩能量之高壓半導體元件與相關之製作方法
JP6838240B2 (ja) 電子装置
US9698139B1 (en) Integrated circuits with electrostatic discharge protection
CN104919577B (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant