CN107039430B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了半导体结构及其制造方法。半导体结构包括衬底、第一栅极结构、第一间隔件、源漏结构、第一介电层、导体和保护层。第一栅极结构存在于衬底上。第一间隔件存在于第一栅极结构的侧壁上。源漏结构邻近于第一间隔件。第一介电层存在于第一栅极结构上并且其中具有开口，其中，源漏结构通过开口暴露。导体电连接至源漏结构，其中，导体具有位于第一介电层的开口中的上部和位于上部与源漏结构之间的下部。保护层存在于下部与第一间隔件之间以及上部与源漏结构之间。

Description

半导体结构及其制造方法
相关申请
本申请要求于2015年12月17日提交的美国临时申请号62/269,046的优先权，其全部内容结合于此作为参考。
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体结构及其制造方法。
背景技术
半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其它电子设备。半导体工业通过不断减小最小特征尺寸来持续地改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度，这允许更多的组件集成到给定的区域中。
集成电路中的“互连件”一词意味着连接各种电子组件的导线。除了在接触区域上，互连导线通过绝缘层与衬底分隔开。随着部件密度的增加，互连结构的导线的宽度和导线之间的间隔也按比例变小。
发明内容
根据本发明的一个方面，提供了一种半导体结构，包括：衬底；至少一个第一栅极结构，存在于所述衬底上；至少一个第一间隔件，存在于所述第一栅极结构的至少一个侧壁上；至少一个源漏结构，邻近于所述第一间隔件；至少一个第一介电层，至少存在于所述第一栅极结构上并且在所述第一介电层中具有开口，其中，所述源漏结构至少通过所述开口暴露；至少一个导体，电连接至所述源漏结构，其中，所述导体具有位于所述第一介电层的所述开口中的上部和位于所述上部与所述源漏结构之间的下部；以及至少一个保护层，至少存在于所述导体的所述下部与所述第一间隔件之间以及所述导体的所述上部与所述源漏结构之间。
根据本发明的另一方面，提供了一种半导体结构，包括：衬底；至少一个栅极结构，存在于所述衬底上；至少一个间隔件，存在于所述栅极结构的至少一个侧壁上；至少一个源漏结构，邻近于所述间隔件；至少一个底部导体，电连接至所述源漏结构；至少一个保护层，存在于所述底部导体与所述间隔件之间；至少一个第一介电层，至少存在于所述栅极结构上并且所述第一介电层具有开口，其中，所述底部导体通过所述开口至少部分暴露；以及至少一个上部导体，通过所述第一介电层的所述开口电连接至所述底部导体并且至少覆盖所述保护层。
根据本发明的又一方面，提供了一种用于制造半导体结构的方法，所述方法包括：在至少一个栅极结构和至少一个源漏结构上形成第一介电层；在所述第一介电层中至少部分地形成至少一个凹槽；在所述凹槽的至少一个侧壁上至少形成至少一个保护层；加深所述凹槽以暴露所述源漏结构；在所述凹槽中形成底部导体，其中，所述底部导体电连接至所述源漏结构；去除所述第一介电层、所述保护层在所述栅极结构之上的上部以及所述底部导体在所述栅极结构之上的上部；在所述栅极结构和所述底部导体上的形成第二介电层；在所述第二介电层中形成至少一个开口以暴露所述底部导体；以及在所述开口中形成上部导体，其中，所述上部导体电连接至所述底部导体。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图8是根据本发明的一些实施例的处于各个阶段的用于制造半导体结构的方法的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。
除非上下文中清楚的表明，否则单数形式的“一”、“一个”和“该”也旨在包括复数形式。应当进一步理解，当在本发明中使用术语“包括”和/或“包含”，或“包括”和/或“包括”或“具有”和/或“有”时，指定说明的部件、区域、整数、步骤、操作、元件、和/或组件的存在，但不排除附加的一个或多个其他部件、区域、整数、步骤、操作、元件、组件和/或它们的组的存在。
应当理解，当将一个元件称为位于另一元件“上”时，该元件可以直接位于另一元件上或者在该元件和另一元件之间可以存在插入的元件。相反，当将一个元件称为直接位于另一元件“上”时，则不存在插入元件。如此处使用的，术语“和/或”包括一个或多个所列举的相关项的任何和所有组合。
除非另有限定，此处使用的所有术语(包括技术和科学术语)具有与本领域中普通技术人员通常理解的相同的意义。这将进一步理解，诸如在通常使用的词典中限定的那些，应该解释为具有与相关领域和本发明的上下文中它们的意义一致的意义，并且除非此处清楚的限定，否则将不被解释为理想化或过于正式的意义。
图1至图8是根据本发明一些实施例的用于制造半导体结构的方法在不同阶段的截面图。
参照图1。形成半导体结构。半导体结构包括衬底110、栅极结构121和123以及至少一个源漏(source drain)结构130。栅极结构121和123分别存在于衬底10上。源漏结构130存在于衬底10上并且邻近栅极结构121和123。换句话说，源漏结构130存在于栅极结构121与123之间。应该注意，栅极结构121和123的数量和源漏结构130的数量是说明性的并且不限制本发明的各个实施例。本领域中技术人员可以根据实际情况选择栅极结构121和123以及源漏结构130的合适的数量。
在一些实施例中，衬底110可以由半导材料制成并且可以包括其中的例如渐变层或埋氧化物。在一些实施例中，衬底110包括未掺杂或掺杂(例如，p-型、n-型或它们的组合)的块状硅。可以使用适用于半导体器件形成的其它材料。例如，锗、石英、蓝宝石和玻璃可选择用于衬底110。可选地，衬底110可以是绝缘体上半导体(SOI)或多层结构的有源层，诸如在块状硅层上形成的硅锗层。
在一些实施例中，栅极介电层、扩散阻挡层、金属层、阻挡层、润湿层和填充金属的至少一个叠层形成了栅极结构121和123中的至少一个。换句话说，栅极结构121和123中的至少一个可以包括栅极介电层、扩散阻挡层、金属层、阻挡层、润湿层和填充金属的叠层。
在一些实施例中，栅极介电层包括为介电层的界面层(IL，栅极介电层的下部)。在一些实施例中，IL包括诸如氧化硅层的氧化物层，可通过对衬底110的热氧化、化学氧化或沉积步骤来形成氧化物层。栅极介电层还可以包括高k介电层(栅极介电层的上部)，该高k介电层包括诸如氧化铪、氧化镧、氧化铝或它们的组合的高k介电材料。高k介电材料的介电常数(k值)高于约3.9，并且可以高于约7，并且有时高达约21或更高。高k介电层位于IL上面并且可以接触IL。
在一些实施例中，扩散阻挡层包括TiN、TaN或它们的组合。例如，扩散阻挡层可以包括TiN层(扩散阻挡层的下部)和位于TiN层上方的TaN层(扩散阻挡层的上部)。
当栅极结构121和123中的一个形成n-型金属氧化物半导体(MOS)器件时，金属层与扩散阻挡层接触。例如，在扩散阻挡层包括TiN层和TaN层的实施例中，金属层可以与TaN层物理接触。在栅极结构121和123中的一个形成p-型MOS器件的可选实施例中，附加的TiN层形成在TaN层和上面的金属层之间并且与TaN层(扩散阻挡层中的)和上面的金属层接触。附加的TiN层提供了适用于pMOS器件的功函，该功函高于硅的价带和导带中间的中间禁带功函(约4.5eV)。高于中间禁带功函的功函称为p-功函，并且具有p-功函的相应的金属称为p-金属。
金属层提供适用于nMOS器件的功函，该功函低于中间禁带功函。低于中间禁带功函的功函称为n-功函，并且具有n-功函的相应的金属可以称为n-金属。在一些实施例中，金属层是具有低于约4.3eV的功函的n-金属。金属层的功函也可以在约3.8eV至约4.6eV的范围内。根据一些实施例，金属层可以包括钛铝(TiAl)(可以包括、不含或基本不含其它元素)。可以通过物理汽相沉积(PVD)实现金属层的形成。根据本发明的一些实施例，金属层在室温(例如，从约20℃至约25℃)下形成。在可选实施例中，金属层在高于室温的升高的温度(例如，高于约200℃)下形成。
在一些实施例中，阻挡层可以包括TiN。可以使用原子层沉积(ALD)形成阻挡层。
润湿层具有粘附(或润湿)随后在填充金属的回流期间形成的填充金属的能力。在一些实施例中，润湿层是使用原子层沉积(ALD)或化学汽相沉积(CVD)形成的钴层。
填充金属可以包括还可以使用物理汽相沉积(PVD)、化学汽相沉积(CVD)等形成的铝、铝合金(例如，钛铝)、钨或铜。可以回流填充金属。润湿层的形成改进了填充金属对下面各层的润湿。
可以通过将杂质掺杂至至少一个有源半导体鳍来形成源漏结构130，该有源半导体鳍例如通过使用光刻技术图案化和蚀刻衬底110来形成。在最终的MOS器件是nMOS器件的一些实施例中，诸如磷或砷的n-型杂质可以掺杂在源漏结构130中。在最终的MOS器件是pMOS器件的其它一些实施例中，诸如硼或BF2的p-型杂质可以掺杂在源漏结构130中。
可选地，例如，可以通过外延生长形成源漏结构130。在这些实施例中，源漏结构130可以用作源漏应力源以增强半导体器件的载流子迁移率和器件性能。可以使用循环沉积和蚀刻(CDE)工艺形成源漏结构130。CDE工艺包括外延沉积/部分蚀刻工艺并且重复外延沉积/部分蚀刻工艺至少一次。
在最终的MOS器件是nMOS器件的一些实施例中，源漏结构130可以是n-型外延结构。在最终的MOS器件是pMOS器件的一些实施例中，源漏结构130可以是p-型外延结构。n-型外延结构可以由SiP、SiC、SiPC、Si、III-V化合物半导体材料或它们的组合制成，而p-型外延结构可以由SiGe、SiGeC、Ge、Si、III-V化合物半导体材料或它们的组合制成。在n-型外延结构的形成期间，可以随着外延的进行来掺杂诸如磷或砷的n型杂质。例如，当n-型外延结构包括SiP或SiC时，掺杂n-型杂质。此外，在p-型外延结构的形成期间，可以随着外延的进行来掺杂诸如硼或BF2的p型杂质。例如，当p-型外延结构包括SiGe时，掺杂p-型杂质。外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合适的工艺。源漏结构130可以是原位掺杂。如果源漏结构130不是原位掺杂，则实施第二注入工艺(即，结注入工艺)以掺杂源漏结构130。可以实施一次或多次退火工艺以活化源漏结构130。退火工艺包括快速热退火(RTA)和/或激光退火工艺。
此外，间隔件141存在于栅极结构121的侧壁上，并且间隔件143存在于栅极结构123的侧壁上。在一些实施例中，间隔件141和143中的至少一个包括一层或多层，包括氮化硅、氮氧化硅、氧化硅或其它介电材料。可用的形成方法包括等离子体增强的化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、次大气压化学汽相沉积(SACVD)和其它沉积方法。
此外，硬掩模层145存在于栅极结构121的顶面上，并且硬掩模层147存在于栅极结构123的顶面上。硬掩模层145和147可以包括例如氮化硅等。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其它合适的工艺或它们的组合形成硬掩模层145和147。
之后，在栅极结构121和123以及源漏结构130上形成介电层150。介电层150是层间介电(ILD)层。介电层150由介电材料(诸如氧化硅、氮化硅、氮氧化硅或它们的组合)制成。在一些实施例中，介电层150由低k介电材料制成以改进电阻-电容(RC)延迟。低k介电材料的介电常数低于二氧化硅(SiO2)的介电常数。一种减少介电材料的介电常数的方法是引入碳(C)原子或氟(F)原子。例如，在SiO2(k＝3.9)中，引入C原子以形成氢化的掺碳氧化硅(SiCOH)(k介于2.7和3.3之间)以及引入F原子以形成氟硅酸盐玻璃(FSG)(k介于3.5和3.9之间)减小了SiO2的介电常数。在一些实施例中，例如，低k介电材料是掺杂纳米孔碳的氧化物(CDO)、黑金刚石(BD)、苯并环丁烯(BCB)基聚合物、芳香族(烃)热固性聚合物(ATP)、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚芳醚(PAE)、掺杂氮的类金刚石碳(DLC)或它们的组合。例如，通过化学汽相沉积(CVD)、旋涂或它们的组合形成介电层150。
参照图2，在介电层150中至少部分地形成凹槽151以暴露间隔件141和143的至少一个的至少一部分，而介电层150的一部分(介电层150d)留在源漏结构130上，其中，源漏结构130上的介电层150d邻近间隔件141和143并且存在于间隔件141与143之间。通过光刻和蚀刻工艺形成凹槽151。光刻和蚀刻工艺包括施加光刻胶、曝光、显影、蚀刻和去除光刻胶。例如，通过旋涂将光刻胶施加至介电层150。之后，预烘烤光刻胶以驱除过量的光刻胶溶剂。在预烘烤之后，将光刻胶曝露于强光的图案。
例如，强光是波长为约436nm的G线、波长为约365nm的I线、波长为约248nm的氟化氪(KrF)准分子激光、波长为约193nm的氟化氩(ArF)准分子激光、波长为约157nm的氟化物(F2)准分子激光或它们的组合。在曝光期间，曝光工具的最终透镜与光刻胶表面之间的间隔可以由折射系数大于1的液体介质填充，以增强光刻分辨率。暴露于光引起化学变化，该化学变化使得一些光刻胶溶于显影剂。
之后，在显影之前可以实施曝光后烘烤(PEB)以有助于减少由入射光的相消和相长干涉图案而引起的驻波现象。之后，将显影剂施加至光刻胶以去除光刻胶中可溶于显影剂的一些。之后，硬烘剩余的光刻胶以固化剩余的光刻胶。
蚀刻介电层150的未由剩余的光刻胶保护的的至少一部分以形成凹槽151。介电层150的蚀刻可以是干蚀刻，诸如反应离子蚀刻(RIE)、等离子体增强(PE)蚀刻或电感耦合等离子体(ICP)蚀刻。在一些实施例中，当介电层150由氧化硅制成时，氟基RIE可以用于形成凹槽151。例如，用于干蚀刻介电层150的气体蚀刻剂是CF4/O2。
在形成凹槽151之后，例如通过等离子体灰化、剥离或它们的组合从介电层150处去除光刻胶。等离子体灰化使用等离子体源以产生诸如氧或氟的单原子活性物质。活性物质与光刻胶结合以形成用真空泵去除的灰。剥离使用诸如丙酮或苯酚溶剂的光刻胶剥离剂以从介电层150处去除光刻胶。
参照图3。在介电层150的位于栅极结构121和123上或之上(或硬掩模层145和147上或之上)的部分(介电层150u)的顶面上、凹槽151的至少一个侧壁(即，介电层150u的至少一个侧壁和暴露的间隔件141和143的至少一部分)以及凹槽151的底面(即，介电层150d的顶面)上形成保护层160。例如，保护层160可以包括氮化硅、氮氧化硅等。在一些实施例中，保护层160和介电层150由不同的材料制成。可以使用原子层沉积(ALD)、其它合适的工艺或它们的组合形成保护层160。
如图3和图4所示，实施各向异性蚀刻以去除保护层160的在介电层150u的顶面上的至少一部分、保护层160的在凹槽151的底面上(即，介电层150d的顶面上)的至少一部分以及介电层150d的一部分，而残留的保护层160和残留的介电层150d的一部分部分仍覆盖凹槽151的侧壁(即，介电层150d的侧壁以及间隔件141和143的侧壁)，并且残留的介电层150d的一部分存在于保护层160与源漏结构130之间。因此，加深了凹槽151，并且源漏结构130被加深的凹槽151暴露。在一些实施例中，各向异性蚀刻可以是干蚀刻，诸如反应离子蚀刻(RIE)、等离子体增强(PE)蚀刻或电感耦合等离子体(ICP)蚀刻。
参照图4和图5。导电层170过填充凹槽151，从而使得在凹槽151中形成底部导体171并且底部导体171电连接至源漏结构130。导电层170由金属(诸如铜(Cu)、铝(Al)、钨(W)、镍(Ni)、钴(Co)、钛(Ti)、铂(Pt)、钽(Ta)或它们的组合)制成。例如，通过电化学沉积、物理汽相沉积(PVD)、化学汽相沉积(CVD)或它们的组合形成导电层170。
之后，通过去除工艺去除介电层150u、保护层160的上部(保护层160的上部的高度大于栅极结构121和123的高度以及硬掩模层145和147的高度)、以及包括底部导体171的上部的导电层170的上部(导电层170的上部的高度大于栅极结构121和123的高度以及硬掩模层145和147的高度)。在一些实施例中，通过化学机械抛光(CMP)工艺去除过载的介电层150u、保护层160和导电层170。在一些实施例中，例如，当导电层170由铜(Cu)制成时，CMP研磨浆由悬浮磨料粒子、氧化剂以及腐蚀抑制剂的混合物制成，并且CMP研磨浆是酸性的。两步CMP工艺可以用于去除过量的介电层150u、保护层160和导电层170。在第一步中，磨料将去除导电层170而不会破坏介电层150u和保护层160。在第二步中，将使用二氧化硅磨料去除剩余的介电层150u、保护层160和导电层170。在CMP工艺之后，保护层160存在于底部导体171与间隔件141之间以及底部导体171与间隔件143之间。
参照图6。在栅极结构121和123、保护层160和底部导体171上形成介电层180。介电层180是层间介电(ILD)层。介电层180由介电材料(诸如氧化硅、氮化硅、氮氧化硅或它们的组合)制成。在一些实施例中，介电层180由低k介电材料制成以改进电阻-电容(RC)延迟。低k介电材料的介电常数低于二氧化硅(SiO2)的介电常数。一种减少介电材料的介电常数的方法是引入碳(C)原子或氟(F)原子。例如，在SiO2(k＝3.9)中，引入C原子以形成氢化的掺杂碳的氧化硅(SiCOH)(k介于2.7和3.3之间)以及引入F原子以形成氟硅酸盐玻璃(FSG)(k介于3.5和3.9之间)减小了SiO2的介电常数。在一些实施例中，例如，低k介电材料是掺杂纳米孔碳的氧化物(CDO)、黑钻石(BD)、苯并环丁烯(BCB)基聚合物、芳香族(烃)热固性聚合物(ATP)、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚芳醚(PAE)、掺杂氮的类金刚石碳(DLC)或它们的组合。在一些实施例中，介电层180和介电层150d由基本相同的材料制成。例如，通过化学汽相沉积(CVD)、旋涂或它们的组合形成介电层180。
之后，如图7所示，在介电层180中形成开口181以暴露保护层160的至少一部分和底部导体171的至少一部分。通过光刻和蚀刻工艺形成开口181。在一些实施例中，在介电层180上方形成光刻胶材料层(未示出)。按照图案来辐照(或曝光)光刻胶材料层并且使光刻胶材料层显影以去除光刻胶材料的一部分。剩余的光刻胶材料保护下面的材料免受随后工艺步骤(诸如蚀刻)的影响。之后，实施蚀刻工艺以形成开口181。
在图8中，导电层190过填充开口181，之后去除在开口181外部的过量导电层190。导电层190由金属(诸如铜(Cu)、铝(Al)、钨(W)、镍(Ni)、钴(Co)、钛(Ti)、铂(Pt)、钽(Ta)或它们的组合)制成。例如，通过电化学沉积、物理汽相沉积(PVD)、化学汽相沉积(CVD)或它们的组合形成导电层190。
通过去除工艺去除在开口181外部的过量导电层190。在一些实施例中，通过化学机械抛光(CMP)工艺去除过载的导电层190。在一些实施例中，例如，当导电层190由铜(Cu)制成时，CMP研磨浆由悬浮磨料粒子、氧化剂以及腐蚀抑制剂的混合物制成，并且CMP研磨浆是酸性的。在CMP工艺之后，在开口181中形成上部导体191(导电层190)。上部导体191电连接至底部导体171，并且上部导体191与开口181的至少一个侧壁直接接触。
在本发明的另一方面，提供了半导体结构100。半导体结构100包括衬底110、栅极结构121和123、间隔件141和143、至少一个源漏结构130、至少一个介电层180、至少一个导体193和至少一个保护层160。栅极结构121和123存在于衬底110上。间隔件141存在于栅极结构121的至少一个侧壁上，并且间隔件143存在于栅极结构123的至少一个侧壁上。源漏结构130存在于衬底110上并且邻近间隔件141和143，并且源漏结构130存在于间隔件141与143之间。介电层180至少存在于栅极结构121和123上并且其中具有开口181，并且源漏结构130至少通过开口181暴露。导体193至少通过开口181电连接至源漏结构130，并且导体193具有位于介电层180的开口181中的上部(即，上部导体191)以及位于导体193的上部与源漏结构130之间的下部(即，下部导体171)。导体193的下部通过开口181至少部分暴露。保护层160至少存在于导体193的下部与间隔件141之间以及导体193的下部与间隔件143之间，并且保护层160至少存在于导体193的上部与源漏结构130之间。
具体地，导体193的上部通过开口181电连接至导体193的底部并且至少覆盖保护层160。
此外，保护层160存在于导体193的下部与栅极结构121之间并且存在于导体193的下部与栅极结构123之间。保护层160没有存在于导体193的上部与介电层180之间，并且保护层160没有存在于开口181中。换句话说，导体193的上部与开口181的至少一个侧壁(即，介电层180的至少一个侧壁)直接接触。
具体地，间隔件141的一部分存在于栅极结构121与导体193的下部之间，并且间隔件143的一部分存在于栅极结构123与导体193的下部之间。
保护层160可以由介电材料(诸如氮化硅、氮氧化硅或它们的组合)制成。本发明的实施例不限于此。本领域中普通技术人员可以根据实际应用对保护层160做出适当修改。
保护层160的高度可以在从5nm至2000nm的范围内(即，保护层160的顶面与底面之间的距离)，并且保护层160的宽度可以在约
Figure GDA0002401217410000111
至约
Figure GDA0002401217410000112
的范围内(即，保护层160的两个表面之间的距离)。本发明的实施例不限于此。本领域中普通技术人员可以根据实际应用对保护层160做出适当修改。
半导体结构100还包括介电层150d。介电层150d至少存在于导体193的下部与间隔件141之间以及导体193的下部与间隔件143之间。保护层160存在于介电层150d之上。也就是说，介电层150d存在于保护层160与源漏结构130之间。
介电层150d的高度可以在从约5nm至1000nm的范围内(即，介电层150d的顶面与底面之间的距离)，并且介电层150d的宽度可以在约
Figure GDA0002401217410000121
至约
Figure GDA0002401217410000122
的范围内(即，介电层150d的两个侧表面之间的距离)。本发明的实施例不限于此。本领域中普通技术人员可以根据实际应用对介电层150d做出适当修改。
半导体结构100还包括存在于栅极结构121的顶面上的硬掩模层145和存在于栅极结构123的顶面上的硬掩模层147。换句话说，硬掩模层145存在于栅极结构121与介电层180之间，并且硬掩模层147存在于栅极结构123与介电层180之间。
源漏结构130可以包括至少一个源漏应力源。本发明的实施例不限于此。本领域中普通技术人员可以根据实际应用对源漏结构130做出适当修改。
保护层160可以保护间隔件141和143在加深凹槽151期间免受过蚀刻的影响。因此，在形成导体193之后，导体193的下部(即，底部导体171)可以与栅极结构121和123电隔离而不会引起短路故障和/或漏电流问题。由于保护层160，器件尺寸可以进一步减小而没有加重光刻和蚀刻工艺的负担(load)上，因此可以改进器件性能。此外，可以放宽套刻(overlay)和图案加载(pattern loading)要求。此外，保护层160可以扩大用于形成接触孔的工艺窗口并且改进半导体制造工艺中的在线(in-line)控制。因此，可以改进半导体器件的制造中的可靠性和/或产率。
此外，由于导体193的上部(即，上部导体191)和下部在不同的操作中形成，因此导体193的上部可以与开口181的至少一个侧壁直接接触。换句话说，导体193的上部与介电层180直接接触。因此，没有其他组件存在于导体193的上部与介电层180之间，因此导体193的宽度可以更大。
根据本发明的一些实施例，半导体结构包括衬底、至少一个第一栅极结构、至少一个第一间隔件、至少一个源漏结构、至少一个第一介电层、至少一个导体和至少一个保护层。第一栅极结构存在于衬底上。第一间隔件存在于第一栅极结构的至少一个侧壁上。源漏结构邻近于第一间隔件。第一介电层至少存在于第一栅极结构上并且其中具有开口，其中，源漏结构至少通过开口暴露。导体电连接至源漏结构，其中，导体具有位于第一介电层的开口中的上部以及位于上部与源漏结构之间的下部。保护层至少存在于导体的下部与第一间隔件之间以及导体的上部与源漏结构之间。
在一些实施例中，所述保护层由氮化硅、氮氧化硅或它们的组合制成。
在一些实施例中，该半导体结构还包括：至少一个第二栅极结构，存在于所述衬底上；以及至少一个第二间隔件，存在于所述第二栅极结构的至少一个侧壁上，其中，所述源漏结构存在于所述第一间隔件与所述第二间隔件之间。
在一些实施例中，所述保护层还存在于所述导体的所述下部与所述第二间隔件之间。
在一些实施例中，该半导体结构还包括：第二介电层，至少存在于所述导体的所述下部与所述第一间隔件之间以及所述保护层与所述源漏结构之间。
在一些实施例中，所述保护层和所述第二介电层由不同的材料制成。
在一些实施例中，所述第一介电层和所述第二介电层由基本相同的材料制成。
在一些实施例中，所述保护层没有存在于所述导体的上部与所述第一介电层之间。
根据本发明的一些实施例，半导体结构包括衬底、至少一个栅极结构、至少一个间隔件、至少一个源漏结构、至少一个底部导体、至少一个保护层、至少一个第一介电层和至少一个上部导体。栅极结构存在于衬底上。间隔件存在于栅极结构的至少一个侧壁上。源漏结构邻近于间隔件。底部导体电连接至源漏结构。保护层存在于底部导体与间隔件之间。第一介电层至少存在于栅极结构上并且其中具有开口，其中，底部导体通过开口至少部分暴露。上部导体通过第一介电层的开口电连接至底部导体并且至少覆盖保护层。
在一些实施例中，所述保护层没有存在于所述第一介电层的所述开口中。
在一些实施例中，该半导体结构还包括：第二介电层，存在于所述底部导体与所述间隔件之间，其中，所述保护层存在于所述第二介电层之上。
在一些实施例中，所述保护层和所述第二介电层由不同的材料制成。
在一些实施例中，所述保护层由氮化硅、氮氧化硅或它们的组合制成。
根据本发明的一些实施例，用于制造半导体结构的方法包括以下操作。在至少一个栅极结构和至少一个源漏结构上形成第一介电层。在第一介电层中至少部分地形成至少一个凹槽。在凹槽的至少一个侧壁上至少形成至少一个保护层。加深凹槽以暴露源漏结构。在凹槽中形成底部导体，其中，底部导体电连接至源漏结构。去除第一介电层、保护层的在栅极结构之上的上部和底部导体的在栅极结构之上的上部。形成位于栅极结构和底部导体上的第二介电层。在第二介电层中形成至少一个开口以暴露底部导体。在开口中形成上部导体，其中，上部导体电连接至底部导体。
在一些实施例中，加深所述凹槽留下了所述第一介电层在所述凹槽的所述侧壁上的部分。
在一些实施例中，所述第一介电层的留在所述凹槽的所述侧壁上的所述部分存在于所述保护层与所述源漏结构之间。
在一些实施例中，形成所述保护层还在所述凹槽的底面上形成所述保护层的部分；以及其中，加深所述凹槽还去除了所述保护层的位于所述凹槽的所述底面上的所述部分。
在一些实施例中，通过各向异性蚀刻来加深所述凹槽。
在一些实施例中，所述保护层和所述第一介电层由不同的材料制成。
在一些实施例中，所述保护层由氮化硅、氮氧化硅或它们的组合制成。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (16)

1.一种半导体结构，包括：
衬底；
至少一个第一栅极结构，存在于所述衬底上；
至少一个第一间隔件，存在于所述第一栅极结构的至少一个侧壁上；
至少一个掩模层，存在于所述第一栅极结构上；
至少一个源漏结构，邻近于所述第一间隔件；
至少一个第一介电层，至少存在于所述掩模层上并且在所述第一介电层中具有开口，其中，所述源漏结构至少通过所述开口暴露；
至少一个导体，电连接至所述源漏结构，其中，所述导体具有位于所述第一介电层的所述开口中的上部和位于所述上部与所述源漏结构之间的下部；以及
至少一个保护层，至少存在于所述导体的所述下部与所述第一间隔件之间以及所述导体的所述上部与所述源漏结构之间，所述保护层包括具有倾斜侧壁的倾斜上部和具有竖直侧壁的竖直下部，所述倾斜上部的顶面与所述掩模层的顶面齐平；以及
第二介电层，至少存在于所述导体的所述下部与所述第一间隔件之间以及所述保护层与所述源漏结构之间，所述第二介电层包括从所述保护层至所述源漏结构连续延伸的相同材料，
其中，所述倾斜侧壁与所述第一间隔件的接触面与所述导体的所述上部的侧壁对齐，所述源漏结构的底面与所述第一栅极结构的底面齐平。
2.根据权利要求1所述的半导体结构，其中，所述保护层由氮化硅、氮氧化硅或它们的组合制成。
3.根据权利要求1所述的半导体结构，还包括：
至少一个第二栅极结构，存在于所述衬底上；以及
至少一个第二间隔件，存在于所述第二栅极结构的至少一个侧壁上，其中，所述源漏结构存在于所述第一间隔件与所述第二间隔件之间。
4.根据权利要求3所述的半导体结构，其中，所述保护层还存在于所述导体的所述下部与所述第二间隔件之间。
5.根据权利要求1所述的半导体结构，其中，所述保护层和所述第二介电层由不同的材料制成。
6.根据权利要求1所述的半导体结构，其中，所述第一介电层和所述第二介电层由相同的材料制成。
7.根据权利要求1所述的半导体结构，其中，所述保护层没有存在于所述导体的上部与所述第一介电层之间。
8.一种半导体结构，包括：
衬底；
至少一个栅极结构，存在于所述衬底上；
至少一个间隔件，存在于所述栅极结构的至少一个侧壁上；
至少一个掩模层，存在于所述栅极结构上；
至少一个源漏结构，邻近于所述间隔件；
至少一个底部导体，电连接至所述源漏结构；
至少一个保护层，存在于所
述底部导体与所述间隔件之间；
至少一个第一介电层，至少存在于所述掩模层上并且所述第一介电层具有开口，其中，所述底部导体通过所述开口至少部分暴露；以及
至少一个上部导体，通过所述第一介电层的所述开口电连接至所述底部导体并且至少覆盖所述保护层；以及
第二介电层，存在于所述底部导体与所述间隔件之间，其中，所述保护层存在于所述第二介电层之上，所述第二介电层包括从所述保护层至所述源漏结构连续延伸的相同材料，
所述保护层包括具有倾斜侧壁的倾斜上部、和具有竖直侧壁的竖直下部，所述倾斜上部的顶面与所述掩模层的顶面齐平，
所述倾斜侧壁与所述间隔件的接触面与所述上部导体的侧壁对齐，所述源漏结构的底面与所述栅极结构的底面齐平。
9.根据权利要求8所述的半导体结构，其中，所述保护层没有存在于所述第一介电层的所述开口中。
10.根据权利要求8所述的半导体结构，其中，所述保护层和所述第二介电层由不同的材料制成。
11.根据权利要求8所述的半导体结构，其中，所述保护层由氮化硅、氮氧化硅或它们的组合制成。
12.一种用于制造半导体结构的方法，所述方法包括：
在至少一个栅极结构上形成掩模层；
在所述掩模层和至少一个源漏结构上形成第一介电层；
在所述第一介电层中至少部分地形成至少一个凹槽；
在所述凹槽的至少一个侧壁上至少形成至少一个保护层；
加深所述凹槽以暴露所述源漏结构，其中加深所述凹槽留下了所述第一介电层在所述凹槽的所述侧壁上的部分，构造为从所述保护层至所述源漏结构连续延伸的相同材料；
在所述凹槽中形成底部导体，其中，所述底部导体电连接至所述源漏结构；
去除所述第一介电层、所述保护层在所述栅极结构之上的上部以及所述底部导体在所述栅极结构之上的上部；
在所述栅极结构和所述底部导体上的形成第二介电层；
在所述第二介电层中形成至少一个开口以暴露所述底部导体；以及
在所述开口中形成上部导体，其中，所述上部导体电连接至所述底部导体，
其中，所述保护层包括具有倾斜侧壁的倾斜上部、和具有竖直侧壁的竖直下部，所述倾斜上部的顶面与所述掩模层的顶面齐平，所述倾斜侧壁的外侧面与所述上部导体的侧壁对齐，所述源漏结构的底面与所述栅极结构的底面齐平。
13.根据权利要求12所述的用于制造半导体结构的方法，其中，形成所述保护层还在所述凹槽的底面上形成所述保护层的部分；以及
其中，加深所述凹槽还去除了所述保护层的位于所述凹槽的所述底面上的所述部分。
14.根据权利要求12所述的用于制造半导体结构的方法，其中，通过各向异性蚀刻来加深所述凹槽。
15.根据权利要求12所述的用于制造半导体结构的方法，其中，所述保护层和所述第一介电层由不同的材料制成。
16.根据权利要求12所述的用于制造半导体结构的方法，其中，所述保护层由氮化硅、氮氧化硅或它们的组合制成。
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