CN107026147B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体结构，包括衬底、至少一个第一栅极结构、至少一个源极漏极结构、至少一个底部导体、以及第一介电层。第一栅极结构存在于衬底上。源极漏极结构存在于衬底上。底部导体电连接至源极漏极结构。底部导体具有上部部分和介于上部部分与源极漏极结构之间的下部部分，并且间隙至少存在于底部导体的上部部分与第一栅极结构之间。第一介电层至少存在于底部导体的下部部分与第一栅极结构之间。本发明的实施例还提供了一种用于制造半导体结构的方法。

Description

半导体结构及其制造方法
技术领域
本发明的实施例涉及半导体领域，更具体地涉及半导体结构及其制造方法。
背景技术
半导体器件用于各种电子应用，例如，诸如个人电脑、手机、数码相机和其他电子设备。半导体工业通过不断减小最小部件尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的区域。
词语“互连件”在集成电路中是指连接各个电子组件的导线。除了在接触区域上，互连导线通过绝缘层与衬底分隔开。随着部件密度增加，互连结构的导线的宽度和导线之间的间隔也缩的更小。
发明内容
本发明的实施例提供了一种半导体结构，包括：衬底；至少一个第一栅极结构，存在于所述衬底上；至少一个源极漏极结构，存在于所述衬底上；至少一个底部导体，连接至所述源极漏极结构，所述底部导体具有上部部分和介于所述上部部分与所述源极漏极结构之间的下部部分，其中，间隙至少存在于所述底部导体的上部部分与所述第一栅极结构之间；以及第一介电层，至少存在于所述底部导体的下部部分与所述第一栅极结构之间。
本发明的实施例还提供了一种半导体结构，包括：衬底；至少一个第一栅极结构，存在于所述衬底上；至少一个源极漏极结构，存在于所述衬底上；至少一个底部导体，电连接至所述源极漏极结构，其中，间隙至少存在于所述底部导体与所述第一栅极结构之间；以及介电层，至少存在于所述底部导体与所述第一栅极结构之间以及所述间隙与所述源极漏极结构之间。
本发明的实施例还提供了一种用于制造半导体结构的方法，所述方法包括：在至少一个栅极结构和至少一个源极漏极结构上形成第一介电层；在所述第一介电层中至少部分地形成至少一个凹槽；在所述凹槽的至少一个侧壁上至少形成保护层；加深所述凹槽以暴露所述源极漏极结构；在所述凹槽中形成底部导体，其中，所述底部导体电连接至所述源极漏极结构；以及去除所述保护层以在所述底部导体与所述凹槽的侧壁之间形成间隙。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1至图11是根据本发明一些实施例的在各个阶段中用于制造半导体结构的方法的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
除非上下文清楚地表明，否则单数“一”、“一个”和“所述”旨在也包括复数形式。应当进一步理解，当在本发明中使用术语“包括”和/或“包含”，或“包括”和/或“囊括”或“具有”和/或“有”时，指定阐述的部件、区域、整数、步骤、操作、元件、和/或组件的存在，但不排除附加的一个或多个其他部件、区域、整数、步骤、操作、元件、组件和/或它们的组的存在。
应当理解，当将一个元件称为位于另一元件“上”时，该元件可以直接位于另一元件上或者在该元件和另一元件之间可以存在插入的元件。相反，当将一个元件称为直接位于另一元件“上”时，则不存在插入元件。如本文中所使用的，术语“和/或”包括一个或多个所列举的相关物质的任何和所有组合。
除非另有规定，本文使用的所有术语(包括技术术语和科学术语)具有本领域的普通技术人员通常理解的相同的含义。还应该理解，除非本文清楚地限定，否则，诸如常用的字典中限定的那些的术语应该被理解为具有与其在相关领域和本发明的内容中的意思一致的意思，并且不应该以理想化和过于正式的形式来解释。
图1至图11是根据本发明一些实施例的在各个阶段中用于制造半导体结构的方法的截面图。
参考图1。形成半导体结构。半导体结构包括衬底110、栅极结构121和123以及至少一个源极漏极结构130。栅极结构121和123分别存在于衬底110上。源极漏极结构130存在于衬底110上并且邻近栅极结构121和123。换句话说，源极漏极结构130存在于栅极结构121和123之间。应该注意，栅极结构121和123的数量和源极漏极结构130的数量是说明性的，并且不应该限制本发明的各个实施例。本领域的普通技术人员可以根据实际情况来选择栅极结构121和123以及源极漏极结构130的合适的数量。
例如，在一些实施例中，衬底110可以由半导体材料制成并且其中可以包括梯度层或掩埋氧化物。在一些实施例中，衬底110包括可以是未掺杂或掺杂(如，p型、n型或它们的组合)的块状硅。可以使用适合于半导体器件形成的其他的材料。例如，锗、石英、蓝宝石及玻璃可以可选地用于衬底110。可选地，衬底110也可以是绝缘体上半导体(SOI)衬底的有源层或者诸如形成在块状硅层上的硅锗层的多层结构。
在一些实施例中，栅极介电层、扩散势垒层、金属层、阻挡层、润湿层和填充金属的至少一个堆叠件形成在栅极结构121和123的至少一个处。换句话说，栅极结构121和123的至少一个可以包括栅极介电层、扩散势垒层、金属层、阻挡层、润湿层和填充金属的堆叠件。
在一些实施例中，栅极介电层包括界面层(IL，栅极介电层的下部部分)，该界面层为介电层。在一些实施例中，IL包括诸如氧化硅层的氧化物层，可以通过衬底110的热氧化、化学氧化或沉积步骤来形成该氧化物层。栅极介电层还可以包括高k介电层(栅极介电层的上部部分)，该高k介电层包括诸如氧化铪、氧化镧、氧化铝或它们的组合的高k介电材料。高k介电材料的介电常数(k值)高于约3.9，并且可以高于约7，并且有时高达约21或更高。高k介电层位于IL上面并且可以与IL接触。
在一些实施例中，扩散势垒层包括TiN、TaN或它们的组合。例如，扩散势垒层可以包括TiN层(扩散势垒层的下部部分)和位于TiN层上方的TaN层(扩散势垒层的上部部分)。
当栅极结构121和123中的一个形成n型金属氧化物半导体(MOS)器件时，金属层与扩散势垒层接触。例如，在其中扩散势垒层包括TiN层和TaN层的实施例中，金属层可以与TaN层物理接触。在其中栅极结构121和123中的一个形成p型MOS器件的可选的实施例中，附加的TiN层形成在TaN层(位于扩散势垒层中)和上面的金属层之间并且与TaN层和上面的金属层接触。附加的TiN层提供了适合于pMOS器件的功函数，其中功函数比位于硅的价带(valance band)和导带(conduction band)中间的中间禁带(mid-gap)功函数(约4.5eV)高。比中间禁带功函数高的功函数称为p功函数，并且具有p功函数的相应的金属称为p金属。
金属层提供适合于nMOS器件的功函数，其中功函数比中间禁带功函数低。比中间禁带功函数低的功函数称为n功函数，并且具有n功函数的相应的金属称为n金属。在一些实施例中，金属层为具有比约4.3eV低的功函数的n金属。金属层的功函数还可以在从约3.8eV至约4.6eV的范围内。根据一些实施例，金属层可以包括钛铝(TiAl)(其可以包括或不具有或基本不具有其他元素)。可以通过物理汽相沉积(PVD)实现金属层的形成。根据本发明的一些实施例，在室温下(例如，从约20℃至约25℃)下形成金属层。在可选的实施例中，在比室温高的升高的温度下形成金属层，例如，高于约200℃。
在一些实施例中，阻挡层可以包括TiN。可以使用原子层沉积(ALD)形成阻挡层。
润湿层具有在填充金属的回流期间粘附(并且润湿)随后形成的填充金属的能力。在一些实施例中，润湿层为钴层，并且可以使用原子层沉积(ALD)或化学汽相沉积(CVD)形成。
填充金属可以包括铝、铝合金(如，钛铝)、钨或铜，并且也可以使用物理汽相沉积(PVD)、化学汽相沉积(CVD)等形成。可以回流填充金属。润湿层的形成改善了填充金属与下面的层的润湿。
可以通过将杂质掺杂到至少一个有源半导体鳍中来形成源极漏极结构130，其中，例如，通过使用光刻技术图案化并且蚀刻衬底110来形成该至少一个有源半导体鳍。在一些实施例中，所得到的MOS器件为nMOS器件，诸如磷或砷的n型杂质可以掺杂在源极漏极结构130中。在一些其他的实施例中，所得到的MOS器件为pMOS器件，诸如硼或BF2的p型杂质可以掺杂在源极漏极结构130中。
可选地，例如，可以通过外延生长来形成源极漏极结构130。在这些实施例中，源极漏极结构130可以用作源极漏极应力源(stressor)以增强半导体器件的载荷迁移率和器件性能。可以使用循环的沉积和蚀刻(CDE)工艺形成源极漏极结构130。CDE工艺包括外延沉积/部分蚀刻工艺并且外延沉积/部分蚀刻工艺重复至少一次。
在一些实施例中，所得到的MOS器件为nMOS器件，源极漏极结构130可以为n型外延结构。在一些实施例中，所得到的MOS器件为pMOS器件，源极漏极结构130可以为p型外延结构。n型外延结构可以由SiP、SiC、SiPC、Si、III-V族化合物半导体材料或它们的组合制成，并且p型外延结构可以由SiGe、SiGeC、Ge、Si、III-V族化合物半导体材料或它们的组合制成。在n型外延结构的形成期间，可以随着外延的进行来掺杂诸如磷或砷的n型杂质。例如，当n型外延结构包括SiP或SiC时，掺杂n型杂质。此外，在p型外延结构的形成期间，可以随着外延的进行来掺杂诸如硼或BF2的p型杂质。例如，当p型外延结构包括SiGe，掺杂p型杂质。外延工艺包括CVD沉积技术(如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延生长和/或其他合适的工艺。可以原位掺杂源极漏极结构130。如果未原位掺杂源极漏极结构130，那么执行第二注入工艺(即，结注入工艺)以掺杂源极漏极结构130。可以执行一次或多次退火工艺以激活源极漏极结构130。退火工艺包括快速热退火(RTA)和/或激光退火工艺。
另外，间隔件141存在于栅极结构121的侧壁上，并且间隔件143存在于栅极结构123的侧壁上。在一些实施例中，间隔件141和143中的至少一个包括一层或多层，包括氮化硅、氮氧化硅、氧化硅或其他介电材料。可用的形成方法包括等离子体增强的化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、亚大气压化学汽相沉积(SACVD)和其他沉积方法。
此外，硬掩模层145存在于栅极结构121的顶面上，并且硬掩模层147存在与栅极结构123的顶面上。例如，硬掩模层145和147可包括氮化硅等。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其他合适的工艺、或它们的组合形成硬掩模层145和147。
然后，介电层150形成在栅极结构121和123以及源极漏极结构130上。介电层150是层间介电(ILD)层。介电层150由诸如氧化硅、氮化硅、氮氧化硅或它们的组合的介电材料制成。在一些实施例中，介电层150由低k介电材料制成以改善电阻电容(RC)延迟。低k介电材料的介电常数低于二氧化硅(SiO2)的介电常数。减小介电材料的介电常数的一种方法是导入碳(C)原子或氟(F)原子。例如，在SiO2(κ＝3.9)中，导入C原子以形成掺杂氢化碳的氧化硅(SiCOH)(κ介于2.7和3.3之间)和导入F原子以形成氟硅酸盐玻璃(FSG)(κ介于3.5和3.9之间)减小其介电常数。在一些实施例中，例如，低k介电材料是掺杂纳米孔碳的氧化物(CDO)、黑钻石(BD)、基于苯并环丁烯(BCB)的聚合物、芳香族(烃)热固性聚合物(ATP)、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚芳醚(PAE)、掺杂氮的类金刚石碳(DLC)或它们的组合。例如，可以通过化学汽相沉积(CVD)、旋涂或它们的组合形成介电层150。
参考图2。凹槽151至少部分地形成在介电层150中以暴露间隔件141和143中的至少一个的至少一部分，而介电层150的一部分(介电层150d)留在源极漏极结构130上，其中，介电层150d邻近间隔件141和143并且介于间隔件141与143之间。通过光刻和蚀刻工艺形成凹槽151。光刻和蚀刻工艺包括光刻胶应用、曝光、显影、蚀刻和光刻胶去除。例如，通过旋涂在介电层150上施加光刻胶。然后，预烘烤光刻胶以驱除过量的光刻胶溶剂。在预烘烤之后，将光刻胶曝露于强光的图案。
例如，强光是波长为约436nm的G线、波长为约365nm的I线、波长为约248nm的氟化氪(KrF)准分子激光、波长为约193nm的氟化氩(ArF)准分子激光、波长为约157nm的氟化物(F2)准分子激光或它们的组合。曝光工具的最终透镜和光刻胶表面之间的间隙可以由液体介质填充，该液体介质的折射系数大于在曝光期间的液体介质的折射系数以增强光刻分辨率。暴露于光造成化学变化，允许一些光刻胶溶于显影剂。
然后，在显影之前可以实施曝光后烘烤(PEB)以助于减少由入射光的相消干涉和相长干涉图案造成的驻波现象。然后，对光刻胶施加显影剂以去除溶于显影剂中的一些光刻胶。然后，硬烘烤剩余的光刻胶以固化剩余的光刻胶。
蚀刻介电层150的未被剩余的被光刻胶保护的至少一部分以形成凹槽151。介电层150的蚀刻可以是干蚀刻，诸如反应离子蚀刻(RIE)、等离子体增强(PE)的蚀刻或电感耦合等离子体(ICP)蚀刻。在一些实施例中，当介电层150由氧化硅制成时，可以使用基于氟的RIE以形成凹槽151。例如，用于干蚀刻介电层150的气体蚀刻剂为CF4/O2。
在形成凹槽151之后，例如，通过等离子体灰化、剥离或它们的组合将光刻胶从介电层150去除。等离子体灰化使用等离子体源以生成单原子活性物质，诸如氧或氟。活性物质与光刻胶结合以形成用真空泵去除的灰。剥离使用诸如丙酮或酚类溶剂的光刻胶剥离剂来从介电层150去除光刻胶。
参考图3。保护层160形成在位于栅极结构121和123上或上面(或，位于硬掩模层145和147上或上面)的介电层150的一部分(介电层150u)的顶面上、形成在凹槽151的至少一个侧壁(即，介电层150u的至少一个侧壁以及暴露的间隔件141和143的至少一部分)上、以及形成在凹槽151的底面(即，介电层150d的顶面)上。例如，保护层160可包括氮化硅、氮氧化硅等。可以使用原子层沉积(ALD)、其他合适的工艺或它们的组合形成保护层160。
如图3和图4所示，执行各向异性的蚀刻以去除保护层160的位于介电层150u的顶面上和凹槽151的底面上(即，介电层150d的顶面上)的至少一部分和介电层150d的一部分，而剩余的保护层160以及剩余的介电层150d的一部分仍覆盖凹槽151的侧壁(即，介电层150u以及间隔件141和143的侧壁)。因此，凹槽151被加深，并且通过加深的凹槽151暴露源极漏极结构130。在一些实施例中，各项异性的蚀刻可以是干蚀刻，诸如反应离子蚀刻(RIE)、等离子体增强(PE)的蚀刻或电感耦合等离子体(ICP)蚀刻。
参考图4和图5。导电层170过填充凹槽151，从而使得底部导体171形成在凹槽151中，并且底部导体171电连接至源极漏极结构130。导电层170由金属制成，诸如铜(Cu)、铝(Al)、钨(W)、镍(Ni)、钴(Co)、钛(Ti)、铂(Pt)、钽(Ta)或它们的组合。例如，通过电化学沉积、物理汽相沉积(PVD)、化学汽相沉积(CVD)或它们的组合形成导电层170。
然后，通过去除工艺去除介电层150u、保护层160的上部部分(保护层160的上部部分的高度大于栅极结构121和123的高度以及硬掩模层145和147的高度)、以及导电层170的上部部分(导电层170的上部部分的高度大于栅极结构121和123的高度和硬掩模层145和147的高度)，其中该导电层的上部部分包括底部导体171的上部部分。在一些实施例中，通过化学机械抛光(CMP)工艺去除过量的介电层150u、保护层160和导电层170。在一些实施例中，当导电层170由铜(Cu)制成时，例如，CMP研磨浆由悬浮磨料粒子的混合物、氧化剂以及腐蚀抑制剂制成，并且CMP研磨浆是酸性的。可以使用两步CMP工艺来去除过量的介电层150u、保护层160和导电层170。在第一步中，研磨作用将去除导电层170而不干扰介电层150u和保护层160。在第二步中，将使用二氧化硅研磨料来去除剩余的介电层150u、保护层160和导电层170。在CMP工艺之后，保护层160存在于底部导体171和间隔件141之间以及底部导体171和间隔件143之间。
参考图6。介电层180形成在栅极结构121和123、保护层160、以及底部导体171上。介电层180是层间介电(ILD)层。介电层180由诸如氧化硅、氮化硅、氮氧化硅或它们的组合的介电材料制成。在一些实施例中，介电层180由低k介电材料制成以改善电阻电容(RC)延迟。低k介电材料的介电常数低于二氧化硅(SiO2)的介电常数。减小介电材料的介电常数的一种方法是导入碳(C)原子或氟(F)原子。例如，在SiO2(κ＝3.9)中，导入C原子以形成掺杂氢化碳的氧化硅(SiCOH)(κ介于2.7和3.3之间)和导入F原子以形成氟硅酸盐玻璃(FSG)(κ介于3.5和3.9之间)减小其介电常数。在一些实施例中，例如，低k介电材料是掺杂纳米孔碳的氧化物(CDO)、黑钻石(BD)、基于苯并环丁烯(BCB)的聚合物、芳香族(烃)热固性聚合物(ATP)、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚芳醚(PAE)、掺杂氮的类金刚石碳(DLC)或它们的组合。例如，可以通过化学汽相沉积(CVD)、旋涂或它们的组合形成介电层180。
如图6和图7所示，开口181形成在介电层180中以至少部分地暴露保护层160以及底部导体171的至少一部分。通过光刻和蚀刻工艺形成开口181。在一些实施例中，在介电层180上方形成光刻胶材料层(未示出)。根据图案(开口181)光照(暴露)并显影光刻胶材料层，从而去除光刻胶材料的一部分。剩余的光刻胶材料保护下面的材料免于随后的工艺步骤，诸如蚀刻。然后，实施蚀刻工艺以形成开口181。
然后，去除保护层160，从而使得间隙161形成在底部导体171和间隔件141之间以及底部导体171和间隔件143之间。换句话说，间隙161形成在底部导体171和凹槽151的侧壁之间。在一些实施例中，可以执行为化学蚀刻工艺的选择性的湿蚀刻工艺以去除保护层160。湿蚀刻溶液包括热磷酸溶液。湿蚀刻工艺具有可以调整的蚀刻参数，诸如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻剂流量和其他合适的参数。
在图8中，导电层190过填充开口181，并且然后，去除位于开口181外侧的过量的导电层190。导电层190由金属制成，诸如铜(Cu)、铝(Al)、钨(W)、镍(Ni)、钴(Co)、钛(Ti)、铂(Pt)、钽(Ta)或它们的组合。例如，通过电化学沉积、物理汽相沉积(PVD)、化学汽相沉积(CVD)或它们的组合形成导电层190。
通过去除工艺去除位于开口181外侧的过量的导电层190。在一些实施例中，例如，通过化学机械抛光(CMP)工艺来去除过量的导电层190。在一些实施例中，当导电层190由铜(Cu)制成时，例如，CMP研磨浆由悬浮磨料粒子的混合物、氧化剂以及腐蚀抑制剂制成，并且CMP研磨浆是酸性的。在CMP工艺之后，上部导体191(导电层190)形成在介电层180的开口181中。上部导体191电连接至底部导体171，并且上部导体191与开口181的至少一个侧壁直接接触。
根据本发明的另一实施例，如图8所示，提供了半导体结构100。半导体结构100包括衬底110、栅极结构121和123、间隔件141和143、至少一个源极漏极结构130、以及至少一个导体193。栅极结构121和123存在于衬底110上。间隔件141存在于栅极结构121的至少一个侧壁上，并且间隔件143存在于栅极结构123的至少一个侧壁上。源极漏极结构130存在于衬底110上并且邻近间隔件141和143，并且源极漏极结构130存在于源极漏极结构121和123之间。导体193包括上部导体191和底部导体171。底部导体171电连接至源极漏极结构130。上部导体191电连接至底部导体171。底部导体171具有上部部分和介于上部部分与源极漏极结构130之间的下部部分，并且间隙161至少存在于底部导体171的上部部分与栅极结构121之间以及底部导体171的上部部分与栅极结构123之间。上部导体191覆盖间隙161。
半导体结构100还包括介电层180。介电层180存在于栅极结构121和123中的至少一个上并且其中具有开口181。通过开口181暴露源极漏极结构130，并且上部导体191的至少一部分存在于开口181中。上部导体191与开口181的至少一个侧壁直接接触。附加地，通过开口181暴露间隔件141和143的至少一部分，并且间隙161存在于底部导体171与间隔件141和143的通过开口181暴露的部分之间。
半导体结构100还包括介电层150d。介电层150d存在于底部导体171的下部部分与间隔件141(或栅极结构121)之间以及底部导体171的下部部分与间隔件143(或栅极结构123)之间。间隙161存在于介电层150d上面。即，介电层150d存在于间隙161与源极漏极结构130之间。
具体地，介电层150d的高度在从约5nm至1000nm的范围内(即，介于介电层150d的顶面与底面之间的距离)，并且介电层150d的宽度在从约
Figure BDA0001177818600000111
至约
Figure BDA0001177818600000112
的范围内(即，介于介电层150d的两侧面之间的距离)。本发明的实施例不限制于此。本领域的普通技术人员可以根据实际应用来适当地修改介电层150d。
半导体结构100还包括存在于栅极结构121的顶面上的硬掩模层145以及存在于栅极结构123的顶面上的硬掩模层147。换句话说，硬掩模层145存在于栅极结构121与介电层180之间，并且硬掩模层147存在于栅极结构123与介电层180之间。
间隙161中可以具有气体。换句话说，间隙161可以是气体填充的。本发明的实施例不限制于此。本领域的普通技术人员可以根据实际应用来适当地修改间隙161。
源极漏极结构130可以包括至少一个源极漏极应力源。本发明的实施例不限制于此。本领域的普通技术人员可以根据实际应用来适当地修改源极漏极结构130。
由于上部导体191和底部导体171形成在不同的操作中，所以上部导体191可以与开口181的至少一个侧壁直接接触。换句话说，上部导体191与介电层180直接接触。因此，没有其他组件存在于上部导体191与介电层180之间，所以导体193的宽度可以更大。
参考图9。在一些实施例中，在图4中示出的各向异性的蚀刻之后，导电层170过填充凹槽151。然后，通过去除工艺去除导电层170的位于介电层150u上面的上部部分。在一些实施例中，例如，通过化学机械抛光(CMP)工艺来去除过量的导电层170。在一些实施例中，当导电层170由铜(Cu)制成时，例如，CMP研磨浆由悬浮磨料粒子的混合物、氧化剂以及腐蚀抑制剂制成，并且CMP研磨浆是酸性的。在CMP工艺之后，底部导体172(导电层170)形成在凹槽151中。
参考图10。回蚀刻介电层150u的一部分以至少部分地暴露保护层160。介电层150u的蚀刻可以是干蚀刻，诸如反应离子蚀刻(RIE)、等离子体增强(PE)的蚀刻或电感耦合等离子体(ICP)蚀刻。在一些实施例中，当介电层150u由氧化硅制成时，可以使用基于氟的RIE来回蚀刻介电层150u。例如，用于干蚀刻介电层150u的气体蚀刻剂为CF4/O2。
参考图10和图11。去除保护层160，从而使得间隙161存在于底部导体172和间隔件141之间以及底部导体172和间隔件143之间。介电层150u中具有开口152，该开口为凹槽151的一部分，并且底部导体172的上部部分的至少一部分存在于开口152中。在一些实施例中，可以执行为化学蚀刻工艺的选择性的湿蚀刻工艺以去除保护层160。湿蚀刻溶液包括热磷酸溶液。湿蚀刻工艺具有可以调整的蚀刻参数，诸如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、蚀刻剂流量和其他合适的参数。
根据本发明的另一实施例，如图11所示，提供了半导体结构101。半导体结构101与图8的半导体结构100类似，并且图11的半导体结构100与图8的半导体结构100之间的差异在于，图11的间隙161还存在于底部导体172的上部部分与开口152的至少一个侧壁之间。
保护层160可以保护间隔件141和143免于在加深凹槽151期间被过蚀刻。利用保护层160，还可以减小器件尺寸而未给光刻和蚀刻工艺带来较重的负担，并且因此提高了器件性能。此外，可以分散覆盖和图案负载需求。另外，保护层160可以扩大工艺窗以用于接触孔形成并且改善半导体器件制造工艺中的在线控制(in-line control)。因此，可以提高制造半导体器件的可靠性和/或产量。在形成底部导体171/172之后，可以去除保护层160以减小寄生电容，并且因此还增强了器件性能。
根据本发明的一些实施例，半导体结构包括衬底、至少一个第一栅极结构、至少一个源极漏极结构、至少一个底部导体、以及第一介电层。第一栅极结构存在于衬底上。源极漏极结构存在于衬底上。底部导体电连接至源极漏极结构。底部导体具有上部部分和介于上部部分与源极漏极结构之间的下部部分，并且间隙至少存在于底部导体的上部部分与第一栅极结构之间。第一介电层至少存在于底部导体的下部部分与第一栅极结构之间。
根据本发明的一些实施例，半导体结构包括衬底、至少一个第一栅极结构、至少一个源极漏极结构、至少一个底部导体、以及介电层。第一栅极结构存在于衬底上。源极漏极结构存在于衬底上。底部导体电连接至源极漏极结构，并且间隙至少存在于底部导体与第一栅极结构之间。介电层至少存在于底部导体与第一栅极结构之间以及间隙与源极漏极结构之间。
根据本发明的一些实施例，一种用于制造半导体结构的方法包括以下操作。在至少一个栅极结构和至少一个源极漏极结构上形成第一介电层。在第一介电层中至少部分地形成至少一个凹槽。在凹槽的至少一个侧壁上至少形成保护层。加深凹槽以暴露源极漏极结构。在凹槽中形成底部导体，其中，底部导体电连接至源极漏极结构。去除保护层以在底部导体与凹槽的侧壁之间形成间隙。
本发明的实施例提供了一种半导体结构，包括：衬底；至少一个第一栅极结构，存在于所述衬底上；至少一个源极漏极结构，存在于所述衬底上；至少一个底部导体，连接至所述源极漏极结构，所述底部导体具有上部部分和介于所述上部部分与所述源极漏极结构之间的下部部分，其中，间隙至少存在于所述底部导体的上部部分与所述第一栅极结构之间；以及第一介电层，至少存在于所述底部导体的下部部分与所述第一栅极结构之间。
根据本发明的一个实施例，其中，所述第一介电层存在于所述间隙与所述源极漏极结构之间。
根据本发明的一个实施例，其中，所述间隙是气体填充的。
根据本发明的一个实施例，半导体结构还包括：至少一个第二栅极结构，存在于所述衬底上，其中，所述源极漏极结构存在于所述第一栅极结构与所述第二栅极结构之间，并且所述间隙还存在于所述底部导体的上部部分与所述第二栅极结构之间。
根据本发明的一个实施例，半导体结构还包括：至少一个第二栅极结构，存在于所述衬底上，其中，所述源极漏极结构存在于所述第一栅极结构与所述第二栅极结构之间，并且所述第一介电层还存在于所述底部导体的下部部分与所述第二栅极结构之间。
根据本发明的一个实施例，半导体结构还包括：第二介电层，至少存在于所述第一栅极结构上，所述第二介电层中具有开口；以及上部导体，存在于所述第二介电层的开口中并且电连接至所述底部导体。
根据本发明的一个实施例，其中，所述上部导体覆盖所述间隙。
根据本发明的一个实施例，半导体结构还包括：第二介电层，至少存在于所述第一栅极结构上，所述第二介电层中具有开口，其中，所述底部导体的上部部分的至少一部分存在于所述开口中，并且所述间隙还存在于所述底部导体的上部部分的所述部分与所述开口的至少一个侧壁之间。
本发明的实施例还提供了一种半导体结构，包括：衬底；至少一个第一栅极结构，存在于所述衬底上；至少一个源极漏极结构，存在于所述衬底上；至少一个底部导体，电连接至所述源极漏极结构，其中，间隙至少存在于所述底部导体与所述第一栅极结构之间；以及介电层，至少存在于所述底部导体与所述第一栅极结构之间以及所述间隙与所述源极漏极结构之间。
根据本发明的一个实施例，其中，所述间隙中具有气体。
根据本发明的一个实施例，半导体结构还包括：至少一个第二栅极结构，存在于所述衬底上，其中，所述源极漏极结构存在于所述第一栅极结构与所述第二栅极结构之间，并且所述介电层还存在于所述底部导体与所述第二栅极结构之间。
根据本发明的一个实施例，半导体结构还包括：至少一个第二栅极结构，存在于所述衬底上，其中，所述源极漏极结构存在于所述第一栅极结构与所述第二栅极结构之间，并且所述间隙还存在于所述底部导体与所述第二栅极结构之间。
本发明的实施例还提供了一种用于制造半导体结构的方法，所述方法包括：在至少一个栅极结构和至少一个源极漏极结构上形成第一介电层；在所述第一介电层中至少部分地形成至少一个凹槽；在所述凹槽的至少一个侧壁上至少形成保护层；加深所述凹槽以暴露所述源极漏极结构；在所述凹槽中形成底部导体，其中，所述底部导体电连接至所述源极漏极结构；以及去除所述保护层以在所述底部导体与所述凹槽的侧壁之间形成间隙。
根据本发明的一个实施例，其中，所述加深所述凹槽使所述第一介电层的一部分留在所述凹槽的侧壁上。
根据本发明的一个实施例，其中，在所述去除所述保护层之后，所述第一介电层的留在所述凹槽的侧壁上的所述部分存在于所述间隙与所述源极漏极结构之间。
根据本发明的一个实施例，其中，所述形成所述底部导体包括：在所述凹槽中过填充导电材料；以及去除位于所述栅极结构上面的导电材料和第一介电层并且将剩余的导电材料留在所述凹槽中以作为所述底部导体。
根据本发明的一个实施例，方法还包括：在所述栅极结构上形成第二介电层；以及在所述第二介电层中形成至少一个开口以至少部分地暴露所述凹槽中的底部导体和保护层，其中，在通过所述开口至少部分地暴露所述保护层之后，执行所述去除所述保护层。
根据本发明的一个实施例，方法还包括：在形成于所述第二介电层中的开口中形成上部导体，其中，所述上部导体电连接至所述底部导体。
根据本发明的一个实施例，方法还包括：回蚀刻所述第一介电层的位于所述栅极结构上的部分以至少部分地暴露所述保护层，其中，在通过所述回蚀刻至少部分地暴露所述保护层之后，执行所述去除所述保护层。
根据本发明的一个实施例，其中，所述形成所述保护层还在所述凹槽的底面上形成所述保护层的一部分；以及其中，所述加深所述凹槽去除所述保护层的位于所述凹槽的底面上的所述部分。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (17)

1.一种半导体结构，包括：
衬底；
至少一个第一栅极结构，存在于所述衬底上；
至少一个源极漏极结构，存在于所述衬底上；
至少一个底部导体，连接至所述源极漏极结构，所述底部导体具有上部部分和介于所述上部部分与所述源极漏极结构之间的下部部分，其中，间隙至少存在于所述底部导体的上部部分与所述第一栅极结构之间；
第一介电层，至少存在于所述底部导体的下部部分与所述第一栅极结构之间；
第二介电层，至少存在于所述第一栅极结构上，所述第二介电层中具有开口；以及
上部导体，电连接至所述底部导体，所述上部导体存在于所述第二介电层的所述开口中并且覆盖位于所述第一介电层上方的所述间隙。
2.根据权利要求1所述的半导体结构，其中，所述第一介电层存在于所述间隙与所述源极漏极结构之间。
3.根据权利要求1所述的半导体结构，其中，所述间隙是气体填充的。
4.根据权利要求1所述的半导体结构，还包括：
至少一个第二栅极结构，存在于所述衬底上，其中，所述源极漏极结构存在于所述第一栅极结构与所述第二栅极结构之间，并且所述间隙还存在于所述底部导体的上部部分与所述第二栅极结构之间。
5.根据权利要求1所述的半导体结构，还包括：
至少一个第二栅极结构，存在于所述衬底上，其中，所述源极漏极结构存在于所述第一栅极结构与所述第二栅极结构之间，并且所述第一介电层还存在于所述底部导体的下部部分与所述第二栅极结构之间。
6.根据权利要求1所述的半导体结构，其中，所述上部导体与所述开口的至少一个侧壁直接接触。
7.根据权利要求1所述的半导体结构，还包括：
硬掩模层，至少存在于所述第一栅极结构上，所述硬掩模层中具有第二开口，其中，所述底部导体的上部部分的至少一部分存在于所述第二开口中，所述间隙还存在于所述底部导体的所述上部部分的所述至少一部分与所述第二开口的至少一个侧壁之间。
8.一种半导体结构，包括：
衬底；
至少一个第一栅极结构，存在于所述衬底上；
至少一个源极漏极结构，存在于所述衬底上；
至少一个底部导体，电连接至所述源极漏极结构，其中，间隙至少存在于所述底部导体与所述第一栅极结构之间；
第一介电层，至少存在于所述底部导体与所述第一栅极结构之间以及所述间隙与所述源极漏极结构之间；
第二介电层，至少存在于所述第一栅极结构上，所述第二介电层中具有开口；以及
上部导体，电连接至所述底部导体，所述上部导体存在于所述第二介电层的开口中并且覆盖位于所述第一介电层上方的所述间隙。
9.根据权利要求8所述的半导体结构，其中，所述间隙中具有气体。
10.根据权利要求8所述的半导体结构，还包括：
至少一个第二栅极结构，存在于所述衬底上，其中，所述源极漏极结构存在于所述第一栅极结构与所述第二栅极结构之间，并且所述第一介电层还存在于所述底部导体与所述第二栅极结构之间。
11.根据权利要求8所述的半导体结构，还包括：
至少一个第二栅极结构，存在于所述衬底上，其中，所述源极漏极结构存在于所述第一栅极结构与所述第二栅极结构之间，并且所述间隙还存在于所述底部导体与所述第二栅极结构之间。
12.一种用于制造半导体结构的方法，所述方法包括：
在至少一个栅极结构和至少一个源极漏极结构上形成第一介电层；
在所述第一介电层中至少部分地形成至少一个凹槽；
在所述凹槽的至少一个侧壁上和所述第一介电层上至少形成保护层；
加深所述凹槽以暴露所述源极漏极结构；
在所述凹槽中形成底部导体，其中，所述底部导体电连接至所述源极漏极结构；
在所述栅极结构上形成第二介电层；
在所述第二介电层中形成至少一个开口以至少部分地暴露所述凹槽中的底部导体和保护层，其中，在通过所述开口至少部分地暴露所述保护层之后，去除所述保护层以在所述底部导体与所述凹槽的侧壁之间形成间隙；以及
在形成于所述第二介电层中的所述开口中形成上部导体，其中，所述上部导体电连接至所述底部导体并且覆盖位于所述第一介电层上方的所述间隙。
13.根据权利要求12所述的方法，其中，加深所述凹槽使所述第一介电层的一部分留在所述凹槽的侧壁上。
14.根据权利要求13所述的方法，其中，在去除所述保护层之后，所述第一介电层的留在所述凹槽的侧壁上的所述部分存在于所述间隙与所述源极漏极结构之间。
15.根据权利要求12所述的方法，其中，形成所述底部导体包括：
在所述凹槽中过填充导电材料；以及
去除位于所述栅极结构上面的导电材料和第一介电层并且将剩余的导电材料留在所述凹槽中以作为所述底部导体。
16.根据权利要求12所述的方法，其中，所述上部导体与所述开口的至少一个侧壁直接接触。
17.根据权利要求12所述的方法，其中，形成所述保护层还在所述凹槽的底面上形成所述保护层的一部分；以及
其中，加深所述凹槽去除所述保护层的位于所述凹槽的底面上的所述部分。
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